集成电路制造技术与实践 课件 第11、12章 金属化工艺、化学机械平坦化(CMP)工艺

第11章金属化工艺11.1金属化材料11.2金属化工艺本章小结

11.1金属化材料现代集成电路对于金属化材料的要求包括：(1)电阻率低：能够传导高电流密度。(2)黏附性好：能够黏附下层衬底，实现很好的电连接，且半导体与金属连接时接触电阻低。(3)易于淀积：容易成膜。(4)易于图形化：对下层衬底有着高选择比，且易于平坦化。(5)可靠性高：延展性好、抗电迁移能力强。(6)抗腐蚀性能好。(7)应力低：可减小硅片的翘曲，避免金属线断裂、空洞。

11.1.1多晶硅

通常对于栅极和局部互连材料导电性的要求是薄膜材料的电阻率ρ≤60μΩ·cm，并在工艺中具有较好的稳定性和可靠性。相较于金属Al，多晶硅与二氧化硅等材料的接触更加稳定；同时，多晶硅具有更好的高温稳定性。Al的熔点较低，如果在后续工艺中涉及需要退火的离子注入，或其他高温淀积工艺，则可能破坏Al栅结构及性能。多晶硅材料还具有典型的半导体特性，在后续离子注入工艺中，不仅能够实现源漏的构造，同时能够通过掺杂进一步降低多晶硅材料的电阻率。对多晶硅进行掺杂，还能够调控器件的阈值电压，以SiPMOSFET为例，阈值电压能够降低1.2～1.4V，从而实现更高的工作频率、更低的功耗，以及更高的集成度。

11.1.2金属铝

Al的导电性略差于铜和金，但与N+/P+Si以及多晶硅的接触电阻较低，并对SiO2

材料具备优异的黏附性。

Al的制备工艺简单，在较低工艺温度条件下，使用PVD或CVD工艺都可以实现Al的淀积。同时，常用的湿法刻蚀与干法刻蚀都能够实现对Al薄膜的有效刻蚀。但铝互连的缺点在于，其电阻率较高，会造成器件较高的互连延迟；并且Al材料存在严重的电迁移问题和尖楔现象。所以Al互连体系正在逐步被Cu互连体系所取代，但Al-Cu-Si合金仍在现代集成电路中作为互连使用。

1.Al的电迁移现象

电迁移现象是指在大电流密度下，导电电子与金属离子发生动量交换，使金属离子沿电子流方向迁移。

电迁移带来的不良影响：

①金属靠近正极一侧产生堆积，形成小丘或晶须，会引起布线金属间的短路；

②金属靠近负极一侧产生空洞，会引起布线金属间的开路或多层布线上下两层间的短接。

Al的抗电迁移能力较差，提高其抗电迁移能力的方法主要有以下4种：

(1)在铝膜中加入少量的硅和铜，由于杂质在晶粒/晶界处的分凝效应，所加的硅和铜主要位于晶界处，杂质的存在可减少铝离子在晶界处的迁移，使中值失效时间(MTF)的值提高一个量级。

(2)增大铝晶粒尺寸，并采用“竹状”结构(如图11-1-1所示)，使晶粒间界垂直电流方向。

(3)在铝膜表面覆盖Si3N4或其他介质薄膜，也可以提高铝的抗电迁移能力。

(4)将金属互连线设计得宽而短。图11-1-1不同铝引线薄膜的截面结构

2.Al的尖楔现象

Al的尖楔现象是指Al-Si接触的物理现象，即Si在Al中的溶解度较高，且扩散系数较大，从而使Al像尖钉一样楔进Si衬底，如图11-1-2所示。图11-1-2尖楔现象示意图

改善Al的尖楔现象的方法包括：

(1)采用Al-Si或Al-Si-Cu合金，但需要注意Si的分凝问题，即退火冷却后，Si在Al膜的晶粒间界析出。

(2)采用铝掺杂多晶硅双层金属化结构。因为磷(砷)在多晶硅晶粒间界中分凝，使晶粒间界中的硅原子的自由能减小，降低了这些硅原子在铝中的溶解度。

(3)采用铝阻挡层结构。典型的工艺是采用PtSi或Pd2Si作欧姆接触材料，TiN作阻挡层。

11.1.3金属铜

如图1113所示，随着技术节点的演进，器件的门延迟不断降低，互连延迟成为限制集成电路速度的关键因素。以Al互连为例，在0.25μm技术节点后，互连延迟对集成电路器件总延迟的贡献已超过门延迟，成为现代集成电路器件速度发展的瓶颈。

通常用电阻电容常数(RC)来表征互连线的延迟时间，即

式中，ρ为金属连线的电阻率，l、w、tm

分别为金属连线的长度、宽度和厚度，ε、tox分别为介质层的介电常数和厚度。图11-1-3不同技术节点器件对应的相对延迟

铜的优点包括：

(1)电阻率低，只有铝的40%~45%；

(2)抗电迁移能力优于铝。

铜的缺点包括：

(1)铜在硅中扩散很快，能使硅“中毒”，即铜进入硅内后将引起器件性能改变；

(2)与硅、二氧化硅之间的黏附性差；

(3)由于与Cu相关的化合物的挥发性都比较差，因此难以对Cu使用常规的刻蚀

工艺。

11.1.4金属钛

金属钛(Ti)及其化合物(TiN、TiSi2

等)常应用于器件的金属化中。其中，Ti一般作为黏合层使用，帮助黏附性较差的材料与二氧化硅表面黏合在一起。例如在Al-Cu合金的互连线以及W塞中，Ti可作为黏合层改善器件结构。如图11-1-4所示，TiN一般作为阻挡层使用。例如，W材料易于发生扩散，在W与二氧化硅之间制备一层TiN能够有效阻挡扩散效应。此外，TiN还常用作防反射涂层。例如，在金属Al互连线上层淀积TiN，能够防止后续光刻工艺中曝光光纤在金属互连线上的反射，从而提高光刻分辨率。图11-1-4金属Ti在集成电路器件中的应用

11.1.5金属钨

钨(W)是一种具有高熔点(3410℃)、高硬度的金属元素，且化学性质相对稳定，常温下不受空气侵蚀。由于采用CVD工艺制备的W材料具有出色的台阶覆盖性和空隙填充能力，W常作为接触孔/通孔的填充金属使用。但需要注意的是，由于W易于向Si和SiO2

中扩散，并且在界面上的附着性较差，因此需要淀积Ti和TiN作为焊接层和阻挡层，以帮助W和SiO2形成良好的黏结，并防止W的扩散。

11.1.6金属钽

钽(Ta)是一种高熔点(2995℃)、富有延展性和强抗腐蚀特性的钢灰色金属。与Ti和TiN的作用类似，钽/氮化钽(Ta/TaN)作为Cu互连的阻挡层，可以防止铜扩散穿过氧化硅，进入硅有源区。Ta与Si及其他常用材料的结合性好，能够形成强而稳定的界面。TaN的化学惰性强，能够更好地阻挡铜原子向下扩散。相比Ti及TiN，Ta/TaN具有更好的高温热稳定性，在高温下能够保持良好的机械与电气性能。

11.1.7金属钴

钴(Co)主要用于0.18μm到90nm工艺制程中金属硅化物的制备，CoSi2

具有低体电阻率、与Si(001)良好的晶格匹配等优良特性。通常使用TiN作为覆盖层以减少钴和硅及空气中的氧气发生的不良反应，并延缓钴和硅之间的反应，从而制备高质量的多晶CoSi2。

随着特征尺寸的减小，多晶CoSi2的制备工艺仍然存在团聚、硅消耗和漏电流等严重问题。由于线宽和浅源/漏结的限制，团聚问题会导致大晶粒CoSi2

的形成，从而导致电阻降低。此外，Co/Si结构向CoSi2的转变形成了欧姆接触，必然需要消耗Si衬底，其比例为1nmCo消耗3.6nmSi。

11.1.8金属镍

镍(Ni)主要用于65nm及更小尺寸工艺制程中金属硅化物的制备，改善栅极薄层电阻和栅极中的多晶硅耗尽。通常采用溅射工艺淀积金属Ni，再通过快速热退火工艺自对准生成NiSi作为接触材料。因为NiSi的形成温度比其他金属硅化物的更低，因此适用于更小特征尺寸和较低的热积存器件。

NiSi的形成过程对源/漏硅的消耗较少，同时镍硅化物形成时产生的应力最小。但低阻态的NiSi相在高温下不稳定，在高于700℃的条件下会因团聚和相变转变为高阻态，因而可能对后续工艺温度提出限制。

11.2金属化工艺

11.2.1栅(电极)工艺栅电极作为MOSFET器件的一个组成部分，对器件的性能有着重要作用。20世纪60至70年代，MOSFET的栅极主要采用铝栅工艺，优点是电阻率低，缺点是不耐高温、存在铝栅与源漏套刻对准不齐等问题。20世纪80年代，多晶硅栅工艺取代了铝栅工艺，其优点是栅极阈值电压可调、耐高温和可实现源漏自对准。从45nm工艺制程开始，集成电路制造中开始采用高k介质金属栅(high-kmetalgate，HKMG)工艺。

1.铝栅工艺

在铝栅工艺中，先采用扩散法形成源和漏扩散区，然后再形成栅区。这种工艺易出现栅区位置不能精确对准的情况，如图11-2-1所示。栅区与源区或漏区衔接不上，就会使沟道断开，从而致使MOS晶体管无法工作。因此设计这类晶体管时往往让栅区宽度比源和漏扩散区的间距大一些，光刻时使栅区的两端分别落在源和漏扩散区上并有一定余量。这一方案虽然解决了之前出现的器件可能无法工作的问题，但也产生了较大的栅对源、漏的覆盖电容，使电路的开关速度降低。图11-2-1铝栅工艺中的套刻问题

2.多晶硅栅工艺

采用多晶硅作为栅极材料时，可以先构造栅极，再以多晶硅栅和侧墙为掩蔽，无须光刻，仅通过离子注入工艺，就可自对准形成轻掺杂漏区(LDD)和重掺杂源漏。其工艺示意图如图11-2-2所示。采用自对准多晶硅栅工艺构造LDD和源漏，能够更加精准地控制器件结构，避免套刻不准或者套版间距的问题。图11-2-2多晶硅栅自对准制备源漏工艺示意图

3.HKMG工艺

从45nm工艺制程开始，栅氧化层的厚度减小到2nm以下，这导致栅极与衬底之间出现量子隧穿效应，并形成栅极泄漏电流。为解决薄栅氧介质的隧穿效应，可使用HKMG取代栅氧介质(或SiON栅介质)和多晶硅栅，如图11-2-3所示。图11-2-3HKMG结构示意图

HKMG工艺的原理是：高k(高介电常数)栅介质较栅氧介质厚，避免了隧穿效应；金属栅(metalgate，MG)克服了多晶硅栅的阈值电压Vt漂移、耗尽效应、过高的栅电阻和费米能级的钉扎等现象。

HKMG工艺包括先栅((Gate-First)工艺和后栅(Gate-Last)工艺。

1)先栅工艺

先栅工艺也称金属嵌入多晶硅(metalinsertedpolysilicon，MIPS)工艺，其栅介质材料是HfSiON，而栅则是在高k介质材料和多晶硅栅之间插入一层高熔点金属TiN层和不同功函数层。嵌入TiN是为了解决金属嵌入栅极工艺中多晶硅栅耗尽，嵌入功函数覆盖层则可以解决费米能级的钉扎现象。

先栅工艺流程与传统的多晶硅栅工艺流程类似，只是多了在高k介质材料与多晶硅栅之间嵌入“覆盖层”的工艺步骤。先栅工艺是先形成金属栅极，然后通过离子注入和退火工艺自对准形成漏/源区。因此，先栅工艺的缺点是：

①后续的高温退火会引起金属栅极的有效功函数改变，增加控制阈值电压的难度；

②高温退火会对高k栅介质层的材料特性造成很大的影响(晶粒取向)，导致器件的稳定性、迁移率在退火处理后显著恶化。

2)后栅工艺

后栅工艺又称金属替代栅(replacementmetalgate，RMG)工艺或牺牲栅工艺，其栅极材料是金属，栅介质材料是HfO2。

后栅工艺流程是：先在衬底上形成多晶硅虚设栅电极结构，然后以虚设栅电极结构为掩膜进行源/漏极区域离子注入以及高温退火，再去除多晶硅虚设栅电极材料并进行金属栅极的沉积。

11.2.2接触(电极)工艺

下面以典型的硅化钛(TiSi2)为例，介绍金属硅化物接触电极的主要工艺流程。

1.侧墙制备

侧墙是环绕在多晶硅侧向的绝缘介质，其作用有两个：

一是保护已形成的LDD免受后续重掺杂源漏工艺的影响；

二是在金属硅化物工艺中不与金属形成硅化物，从而能够实现自对准金属硅化物。

0.8μm工艺制程的侧墙材料是SiO2，0.35μm工艺制程的侧墙是SiO2/Si3N4

组合材料。

SiO2

和SiO2/Si3N4

组合侧墙有两个优点：

一是可有效避免干法刻蚀损伤衬底硅；

二是能形成很好的隔离，改善栅极与漏端的接触填充金属之间的漏电问题。而0.18μm工艺制程的侧墙材料则是SiO2/Si3N4/SiO2，简称为ONO(oxidenitrideoxide)结构。

侧墙的制备不需要掩模版和光刻，而是利用干法刻蚀的各向异性形成栅两侧的保护结构，具体如下：

(1)SiO2

薄膜淀积。利用APCVD工艺在晶圆表面淀积一层厚度约为400Å的二氧化硅层。该工艺中，TEOS(Si(OC2H5)4，正硅酸四乙酯)和O3

在400℃温度下发生反应，形成二氧化硅淀积层。TEOS在室温常压下为液体，具有良好的台阶覆盖能力。因此采用这种方法制备的氧化层具有非常好的间隙填充能力。此侧墙结构可以保护栅极形成PLDD和NLDD的掺杂结构，同时防止栅和源漏接触通道之间发生漏电。淀积氧化硅侧墙结构的剖面图如图11-2-4所示。图11-2-4侧墙工艺示意图

(2)侧墙刻蚀。以Cl2

和CF4

为工艺气体，利用各向异性的干法刻蚀形成侧墙。由于栅极两侧的氧化物在垂直方向上较厚，在干法刻蚀的各向异性刻蚀特性下，当完全刻蚀掉源漏极表面的二氧化硅材料时，在栅极两侧仍会保留一定厚度未被刻蚀的氧化物，形成侧墙结构。

2.金属淀积

相对于PVD工艺淀积金属Ti，采用CVD工艺淀积的Ti具有更好的台阶覆盖特性。尤其是在侧墙制备完成之后，针对具有典型台阶结构且未平坦化的结构表面，在小尺寸器件结构中，工艺的台阶覆盖能力会显著影响金属膜层的均匀性。

3.退火

在金属淀积完成之后，需要进行快速热退火处理，以及选择性刻蚀，以形成金属硅化物。

以金属Ti的自对准硅化物工艺为例，首先淀积一层Ti薄膜。实际工艺中，往往还要再淀积一层TiN薄膜覆盖在Ti薄膜上，以防止Ti在快速热退火处理时流动。

第一次快速热退火的温度相对较低，一般在450~650℃。Ti与有源区和多晶硅栅的硅反应形成高阻态的C49相金属硅化物Ti2Si。Ti不会与氧化硅反应生成金属硅化物，所以可以利用湿法刻蚀去除表面的TiN薄膜和氧化硅上未反应的Ti薄膜。

第二次快速热退火的温度一般高于750℃。第二次快速热退火能够将高阻态的C49相Ti2Si转化为低阻态的C54相TiSi2。

如果仅通过一次快速热退火生成低阻的TiSi2，则需要更高的工艺温度。高温条件会使得Si沿着TiSi2

的晶粒边界扩散，氧化硅边界上的TiSi2

过度生长，而湿法刻蚀无法去除氧化物上的金属硅化物，从而会造成短路。

4.刻蚀

采用各向同性的湿法刻蚀工艺，覆盖刻蚀表面未反应的金属Ti。湿法刻蚀具有更好的选择性，能够有效地去除未反应的残余金属Ti，保留金属硅化物的接触结构不被过度刻蚀。

借助侧墙，可在栅、源和漏极表面自动对准生成金属硅化物，如图11-2-5所示。图11-2-5金属硅化钛自对准工艺

11.2.3接触孔/通孔工艺

接触孔工艺是指将有源器件和无源器件与第一层金属互连进行电学连接，而通孔工艺则是指将各金属互连进行电学连接。两个工艺的目的虽不同，但工艺却相同。

接触孔/通孔工艺示意图如图11-2-6所示。接触孔/通孔的形成，一般包括孔刻蚀、绝缘层淀积、黏附层和扩散阻挡层淀积、种子层淀积以及导电材料的填充等工艺。图11-2-6接触孔/通孔工艺示意图

1.阻挡层

由于浅结材料扩散和结尖刺等问题，在接触孔/通孔工艺中需要引入阻挡层，以提高欧姆接触的可靠性。以钨塞为例，在钨塞和硅衬底之间制备阻挡层。

在0.35μm工艺制程下，阻挡层金属的厚度为400~600nm。而在0.25μm工艺节点结构中，阻挡层金属的厚度已减小到约100nm。当器件特征尺寸降低至0.18μm或更小节点时，阻挡层金属的厚度则仅为23nm或更少。

因此，用作阻挡层的材料需要具有：

①良好的阻挡扩散特性；

②高电导率和低的欧姆接触电阻；

③与半导体和金属材料能够良好附着；

④良好的抗电迁移特性；

⑤良好的高温稳定性；

⑥较强的抗侵蚀和抗氧化特性。

具有高熔点的难熔金属，例如钛(Ti)、钨(W)、钽(Ta)、钼(Mo)、钴(Co)、铂(Pt)等，常用于多层金属化。例如在双极工艺的肖特基二极管中，用钛作为阻挡层，增强铝合金连线的附着性、减小接触电阻、减小应力，并控制电迁移。

钨的阻挡层金属也是Ti和TiN。钨会引起硅重金属污染，而钛和氮化钛叠层可以有效防止钨扩散进硅和氧化硅。

铜的阻挡层金属是钽和氮化钽。亚微米技术阻挡层金属的厚度是几百纳米，而深亚微米技术阻挡层金属的厚度只有几十纳米。钽和氮化钽作为阻挡层金属时，其阻挡性能比钛和氮化钛更优，因而在同类型工艺中利用氮化钽替代氮化钛。

2.焊接层

为了增加W和基体材料间的黏附力，需要淀积Ti作为焊接层，以起到黏合作用。但在淀积W的工艺过程中会用到WF6，WF6

会与Ti反应生成“火山口”缺陷，造成接触孔材料与衬底间的剥离。在阻挡层TiN的扩散阻挡作用下能够避免WF6与Ti的扩散和接触，从而避免“火山口”的形成。

在焊接层的制备工艺中，薄膜应力是需要控制的关键参数之一。较大的薄膜应力会导致扩散阻挡层因为内建应力产生断裂。薄膜应力包括本征应力和热应力。在薄膜淀积过程中，部分原子处于非平衡晶格位置，形成了晶格失配，进而产生本征应力。其中，一部分原子聚集在空隙的晶格位置，并向低能量晶格位置扩展，进而形成压应力。产生拉应力的原因则是部分晶格位置缺少原子。热应力是由于金属薄膜和硅衬底的热膨胀系数不同造成的。由于多数金属的热膨胀系数都比硅大，所以在薄膜淀积以后冷却到室温时，薄膜收缩比硅衬底更加显著，从而造成淀积后的薄膜产生拉应力。TiN的薄膜应力非常大，容易从衬底上剥离，因而Ti也作为TiN与衬底间的应力缓冲层增强结合力。

为了保证Ti/TiN起到黏合作用和阻挡作用，需要在接触孔/通孔的侧壁淀积形成均匀的具有一定厚度的薄膜。如果黏合和阻挡层厚度过厚，一方面其导电性远不如填充金属，另一方面可能对后续高深宽比的填充金属电极造成困难。如图11-2-7所示，通过反应温度能够精确控制淀积速率、控制成膜形貌。图11-2-7反应温度与淀积速率和台阶覆盖的关系

11.2.4互连(线)工艺

1.铝合金互连体系及其制备工艺

为了防止尖楔现象和电迁移效应，先进的Al互连工艺采用铝合金取代纯铝金属材料，如采用Al-Si合金、Al-Cu合金和Al-Si-Cu合金。

铝合金互连的层间绝缘介质(ILD)和金属间绝缘介质(IMD)是SiO2、SiON和SiO2/SiON。利用CVD工艺淀积ILD和IMD，并用CMP工艺去除凸出的绝缘介质，从而保证多层互连的绝对平整化。

铝互连结构的制备中，首先采用PVD的溅射工艺淀积Ti焊接层，帮助铝合金与绝缘介质SiO2

形成牢固的黏结。然后，采用PVD工艺淀积铝合金，形成铝合金互连的主体。最后，采用CVD工艺淀积防反射层TiN，提高铝合金互连的光刻分辨率。

如图1128所示，在典型CMOS金属化工艺流程中，需要进行多次的CMP。

①PMD金属前介质：在构造第一层金属互连线前，需要应用CMP技术处理多余的介质层材料BPSG。

②IMD层间介质：对每一层绝缘介质层，都需要应用CMP技术研磨掉多余的USG。

③钨塞：填充通孔时，采用CVD工艺淀积W，多余的W需要通过CMP技术研磨处理。

④Cu：在大马士革铜互连工艺中，在金属Cu回填后，也需要应用CMP技术研磨掉多余的Cu。图11-2-8典型CMOS器件截面示意图及CMP技术的应用

2.铜互连体系及大马士革镶嵌工艺

铜化合物大多是不挥发的，因此常规刻蚀工艺方法并不能有效刻蚀铜材料。铜互连工艺需要在绝缘介质上刻蚀出互连图形沟槽，再将铜填充在沟槽里形成铜互连，这种工艺方法被称为大马士革镶嵌工艺。

铜互连工艺分为单大马士革工艺和双大马士革工艺。单大马士革工艺仅把单层金属导线的制作方式由传统的方式(金属层蚀刻+介质层填充)改为镶嵌方式(介质层蚀刻+金属层填充)。而双大马士革工艺则将通孔与金属互连线结合在一起，都用镶嵌工艺，只需要一道金属填充的步骤，可简化工艺。

为进一步降低互连延迟，Cu互连工艺需要选取低k绝缘介质，低k介质应与Cu具有良好的材料与工艺兼容性。为了防止Cu扩散，还应匹配合适的势垒层材料。由于镶嵌填充的是Cu，故CuCMP工艺需去除多余的Cu。

(1)低k

介质。

铝互连的ILD和IMD采用SiO2，但SiO2

的介电常数(k)较高，且与Cu的黏结性较差。为降低互连延迟，Cu互连工艺通常采用介电常数更低的介质材料。

(2)铜淀积。

在电介质材料上镀铜需要先制备电镀种子层。通常采用物理气相淀积工艺制备纯铜或铜合金种子层。铜的沉积需要注意避免铜的团聚，不连续的铜薄膜会大幅降低电镀时的载流性能。

铜的化学电镀包括两个过程：化学过程和电学过程。其基本原理为，将有阻挡层和铜种子层的硅片作为阴极浸入硫酸铜溶液，用于补充溶液中铜离子的铜块可作为阳极预先放入镀液中，在外加直流电源的作用下，溶液中的铜离子向阴极移动并在阴极表面获得两个电子形成铜膜。

随着互连线线宽缩小，对互连线的稳定性提出了更高的要求。对工艺和设备进行优化，能够改进薄膜特性及其阶梯覆盖性。同时，也急需新的种子层材料。由于界面铜的活化能较高，容易形成铜原子的快速扩散通道。在种子层中掺杂Zr、Al、Mn、Ag等金属能够提高互连线的稳定性。在热和应力的作用下，合金铜中的掺杂物会向界面或晶界中扩散，这些富集在晶界和界面的杂质阻挡了铜的扩散，迁移到界面的掺杂物会与氧化物反应形成多元氧化物，自发形成一层铜的阻挡层。

本章小结

金属化工艺用于制作集成电路中的器件栅电极和源漏接触电极、各个器件间的金属互连、器件与金属互连的接触孔和金属互连间的通孔等，其工艺将直接影响集成电路的速度。本章介绍了典型的金属化材料，以及金属化工艺的工艺原理和工艺特性。针对栅(电极)工艺、接触(电极)工艺、接触孔/通孔工艺和互连(线)工艺，重点介绍了多晶硅栅、自对准金属硅化物、先进的钨塞，以及铜互连体系的材料、结构和工艺特性等。第12章化学机械平坦化(CMP)工艺12.1CMP工艺原理、技术优势与挑战12.2CMP工艺的关键材料及辅助工具.12.3CMP工艺应用12.4CMP工艺控制12.5CMP设备本章小结

12.1CMP工艺原理、技术优势与挑战

12.1.1CMP工艺原理

CMP工艺原理是：氧化剂氧化被研磨的材料，形成氧化物；研磨液中的磨料颗粒对氧化物进行机械研磨，最终达到平坦化。

CMP工艺原理示意图如图12-1-1所示。CMP工艺分为以下两个过程：(1)化学过程：研磨液中的化学品和硅片表面发生化学反应，生成比较容易去除的物质。(2)物理过程：研磨液中的磨料颗粒和硅片表面材料发生机械物理摩擦，去除化学反应生成的物质。图12-1-1

CMP工艺原理示意图

12.1.2CMP技术优势与挑战

1.CMP技术优势

(1)能够实现晶圆表面的全局平坦化。在集成电路制造过程中，晶圆表面常常会出现凹凸不平的情况，这会影响到后续工艺的进行。CMP工艺通过化学腐蚀和机械研磨的协同作用，可以有效地去除晶圆表面的多余材料，达到微米级甚至纳米级的平坦化效果。这种全局平坦化对于提高集成电路的性能和可靠性至关重要。

(2)工艺方法简单、成本低。相比传统的机械抛光方法，CMP工艺更加高效和精确，能够在更短的时间内完成抛光任务，同时减少了耗材的消耗，降低了制造成本。

2.CMP技术面临的挑战

(1)CMP技术需要精确控制研磨过程中的各种参数，如研磨压力、研磨液组分、研磨垫材质等。这些参数的微小变化都可能影响到最终的研磨效果，因此需要对工艺过程进行精确控制，这增加了技术实现的难度。

(2)随着半导体技术的不断发展，对CMP技术的要求也越来越高。集成电路工艺制程节点的不断缩小、3D结构的出现以及先进封装技术的应用等，都使得研磨次数和研磨液用量及种类大幅增加，对CMP技术的性能和稳定性提出了更高的要求。

(3)CMP技术需要与其他工艺环节(如刻蚀、离子注入等)进行协同配合。这些工艺环节之间的相互影响和制约，也增加了CMP技术实现的复杂性。

12.2CMP工艺的关键材料及辅助工具

12.2.1研磨液研磨液是CMP工艺的核心材料，其性能直接决定了抛光后晶圆表面的品质。研磨液主要由磨料颗粒(例如二氧化硅、氧化铝、氧化铈等，如图12-2-1所示)、表面活性剂、稳定剂、氧化剂等成分构成。其中，磨料颗粒用于实现研磨作用，氧化剂则提供腐蚀溶解功能。

影响研磨液研磨效率的因素包括：研磨液的化学成分和浓度，磨料颗粒的种类、大小、形状和浓度，研磨液的黏度、pH值、流速、流动路径等。研磨液中的磨料颗粒通常为纳米级或亚微米级，粒径越小，表面积越大，表面能越高(或表面张力越大)，越容易发生团聚，而团聚形成的大颗粒会使晶圆表面产生划痕，直接影响产品的合格率。研磨液的平均粒径越小，对稳定性的控制难度越大。图12-2-1CMP磨料颗粒

12.2.2研磨垫

研磨垫根据其硬度可分为硬垫和软垫。硬垫具有良好的耐磨性和耐化学性，其表面开有特殊沟槽(如图12-2-2所示)，可将研磨液中的磨料颗粒送入硅片表面以提高研磨的均匀性，但由于材质较硬，容易产生划伤缺陷。软垫能够较好地控制研磨过程中给硅片带来的划伤缺陷，但由于材质较软，很难控制研磨均匀度。CMP通常采用硬垫粗磨和软垫精磨的策略。图12-2-2硬垫凹形沟槽

如图12-2-3所示，钻石盘(Disk)的作用是维持研磨垫的表面粗糙度以保证研磨速率稳定，并且有助于研磨液在研磨垫上均匀分布，同时带走研磨过程中产生的副产物，以减少研磨过程中带来的划伤。图12-2-3钻石盘示意图

研磨垫主要采用聚氨酯材料制造，亦称为聚氨酯研磨垫、研磨阻尼布或氧化铈研磨垫。这种多孔性材料具备类似海绵的机械性能和多孔结构，其表面设计有特殊沟槽，以增强抛光过程的均匀性。部分研磨垫设有可视窗，以便于在线监测。研磨垫不直接与晶圆接触，但研磨垫作为耗材，需要定期维护和更换。通常情况下，研磨垫的使用寿命在45至75小时之间。在全球范围内，随着行业并购的持续发展，研磨垫的主要生产商目前包括美国的陶氏化学公司以及中国的合肥宏光研磨科技。随着3DNANDFlash等半导体产品的产量增长，研磨垫作为一种耗材，其需求日益增长。

12.3CMP工艺应用

12.3.1浅槽隔离化学机械平坦化(STICMP)工艺如图12-3-1所示，浅槽隔离(shallowtrenchisolation，STI)过程中需要填入SiO2，STICMP就是对凸出的SiO2

做平坦化处理的工艺。STICMP工艺通常采用三步研磨：第一步采用高研磨速率的SiO2

研磨液去除大部分氧化物；第二步用高选择比(氧化物的研磨速率/氮化硅的研磨速率高于30)的研磨液去除剩余氧化物并停在氮化硅上；第三步用软的研磨缓冲垫控制缺陷。图12-3-1STICMP工艺前后对比图

12.3.2层间介质层化学机械平坦化(ILDCMP)工艺

层间介质层(inter-layerdielectric，ILD)用于隔绝器件与第一层金属布线，目的是保护前段工艺所形成的器件和结构，如图12-3-2所示。

ILDCMP工艺可为后段工艺提供平整稳定的表面，其采用三步研磨工艺：

第一步用SiO2

研磨液以较大压力去除大部分氧化物；

第二步用相同研磨液以相同压力去除剩余氧化物；

第三步用低压力控制缺陷。

ILDCMP工艺的难点在于目标厚度及均匀性的控制，一般采用自动工艺控制系统来提高片间及片内厚度均匀性。图12-3-2ILDCMP工艺前后对比图

12.3.3钨化学机械平坦化(WCMP)工艺

WCMP工艺是在钨CVD工艺后对多余的钨做平坦化处理，形成钨接触孔，以连接前段器件和后段金属互连线，如图1233所示。

WCMP工艺分三步研磨：

第一步采用大压力、高研磨速率的研磨液去除大部分钨；

第二步用相同研磨液且以较低压力去除剩余钨和阻挡层(Barrier)，停在氧化物层上并过度研磨(OverPolish)，保证无钨/阻挡层残留；

第三步选用氧化物/钨的选择比为2∶1的研磨液并搭配软垫缓冲去除一定厚度的氧化物，以控制缺陷。WCMP工艺的难点在于凹陷与侵蚀缺陷的控制。图12-3-3WCMP工艺前后对比图

12.3.4铜化学机械平坦化(CuCMP)工艺

CuCMP工艺是在Cu电镀工艺后对多余的Cu进行研磨去除以形成金属导线，如图12-3-4所示。

CuCMP通常采用三步研磨工艺：

第一步采用铜研磨液以大压力、高研磨速率去除大部分铜；

第二步用相同的研磨液(Cu/TaN高选择比)以较低压力、较低研磨速率去除剩余铜，停在阻挡层上并过度研磨，保证无铜残留；

第三步用阻挡层研磨液搭配软垫以小压力磨掉阻挡层并去除一定厚度的氧化层，从而保证没有铜和阻挡层残留并控制凹陷和侵蚀。图12-3-4CuCMP工艺前后对比图

12.4CMP工艺控制12.4.1CMP工艺控制的参数指标(1)研磨速率：单位时间内磨除材料的厚度。

(2)CMP选择比：两种材料的研磨速率比。例如，氧化硅的研磨速率为2000Å/min，氮化硅的研磨速率为50Å/min，则氧化硅与氮化硅的选择比为40。(3)平整度：硅片某处CMP前后台阶高度之差/CMP之前台阶高度×100%。(4)研磨均匀性：片内均匀性=同个晶圆研磨速率的标准差/研磨速率；片间均匀性=不同晶圆同一条件下研磨速率的标准差/平均研磨速率。(5)缺陷量：CMP工艺造成的硅片表面缺陷，一般包括划伤、凹陷、侵蚀、残留物和颗粒污染。该参数直接影响成品率。

12.4.2CMP工艺的常见缺陷

1.划伤(Scratch)

划伤(如图12-4-1所示)是CMP工艺中最常见且不可避免的缺陷，可分为大划伤和小划伤两种：大划伤由钻石盘钻石脱落或大的颗粒镶嵌在研磨垫上所致，小划伤则是研磨液结晶或研磨液里的磨料颗粒团聚导致的。图12-4-1划伤示意图

2.硅片表面污染物颗粒和研磨液残留物

硅片表面污染物颗粒(如图12-4-2所示)和研磨液残留物(如图12-4-3所示)的产

生原因主要是研磨过程中的副产物和研磨液残留物没有清洗干净。可以通过优化CMP的清洗效率和优化缓冲层的研磨来去除残留物。图12-4-2硅片表面污染物颗粒图12-4-3研磨液残留物

3.CMP凹陷(Dishing)与侵蚀(