CN119421410A 存储装置及其制作方法 （深圳市昇维旭技术有限公司）

与使用在同一平面上的两个水平沟道的薄膜晶2至少一存储单元，所述存储单元包括读取晶体管和写入第二栅介质层形成在所述第二栅极与所述第上表面位于所述第一绝缘层靠近所述第二绝缘层的上表面和所述第一源极远离所述第二4.根据权利要求1～3之一所述的存储装置，其特征在所述第一栅介质层还覆盖所述延伸部，所述隔离部包括所述第一栅介其中，所述隔离部包括所述介质部和所述第一栅介述介质部位于所述第一栅介质层远离所述第一沟7.根据权利要求5所述的存储装置，其特征在于，所述第一过孔和所述容置孔同轴设3道以及所述容置孔的底部，所述容置孔延伸至所述第一漏极靠近所述第二绝缘层的上表设置或所述第四信号线设置在所述第二栅极远离所述第一所述第三信号线包括第二分支线，所述第二分支线设置在所述在衬底一侧形成堆叠结构，所述堆叠结构包括第一绝缘层以至少在所述容置孔侧壁的部分区域形成第一沟道，所述第一沟4在所述容置孔内的所述第一栅介质层远离所述第一沟道在所述第一栅极远离所述衬底一侧形成相连接的第二沟道和在所述第二沟道远离所述衬底一侧依次形成第二栅介质层和第二栅极，所述第一栅形成至少覆盖所述第二栅极和所述第二源极的第采用干法刻蚀所述第一沟道材料层，至少去除所述容置孔底部的部分在所述容置孔内且所述第一栅极远离所述衬底采用干法刻蚀所述介质层在所述介质层上开设第一过孔，形成所述刻蚀所述第二沟道材料层形成所述第二沟道和所述第二源5所述在所述第二沟道远离所述衬底一侧依次形成第二栅介质层和第形成相连接的所述第二栅极和第四信号线，所述第二栅极位于6[0003]双晶体管无电容动态随机存储器(2Transistor0Capacitor，2T0C)使用两个MOS[0004]现有的基于2T0C存储单元的动态随机存储器一般使用在同一平面上的两个水平[0005]本申请的目的在于提供一种存储装置及其制作方法，以减小存储单元的占用面极与所述第二沟道连接，所述第二栅极形成在所述第二沟道远离所述第一栅介质层一侧，所述第二栅介质层形成在所述第二栅极与所述第述第二绝缘层的上表面和所述第一源极远离所述第二绝缘层的投影内，所述容置孔在所述衬底上的正投影位于所述第一源极在所述衬底上的正投影内，7离所述第二绝缘层一侧，所述延伸部位于所述第一源极的上表面靠近所述第二绝缘层一[0015]其中，所述隔离部包括所述介质部和所述第一栅介质层覆盖所述延伸部的部分靠近所述第二绝缘层的上表面与所述第一绝缘层靠近所述第二绝缘层的上表面之间具有89第二引线层和第三绝缘材料层，所述第一引线层包括与所述第一漏极连接的第一信号线，投影内，所述容置孔在所述衬底上的正投影位于所述第一源极在所述衬底上的正投影内，形成为堆叠设置的垂直沟道的晶体管，且读取晶体管和写入晶体管的沟道在同一容置孔本领域技术人员将意识到，可以实践本申请的技术方案而没有特定细节中的一个或更多，描述的本申请各个实施例中所涉及的技术特征只要彼此之间未构成冲突就可以相互组合。一层存储器件层。衬底100可以是本领域技术人员熟知的任何用以承载半导体集成电路的顶面或底面键合至其他衬底，其他衬底例如是包含外围器件的外围衬底或临时支撑衬底，形成在容置孔211侧壁的部分区域。第一漏极311和第一源极321间隔设置在容置孔211外，第一漏极311位于第一源极321远离第二绝缘层220一侧，即第一漏极311比第一源极321更盖第一沟道411，第一栅极611形成在容置孔211内且位于第一栅介质层511远离第一沟道[0092]现有的基于2T0C存储单元的动态随机存储器一般使用同一平面上的两个水平沟[0093]本实施例中，存储装置包括衬底100和设置在衬底100上一沟道411，第一栅极611形成在容置孔211内且位于第一栅介质层511远离第一沟道411一晶体管10和写入晶体管20的沟道在同一容置孔211中，与使用在同一平面上的两个水平沟[0095]第一栅极611的上表面高于第一源极321的下表面，可保证第一栅极611对第一沟一栅极611对第一沟道411的控制能力，同时保证容置孔211上部有更多的空间容纳写入晶上的正投影内；容置孔211在衬底100上的正投影位于第一源极321在衬底100上的正投影[0098]第一沟道411设置在容置孔211的侧壁的部分区域，第一沟道411环绕第一栅极[0100]第一沟道411环绕第一栅极611，至少部分第二沟道421环绕第二栅极位于容置孔部412靠近第二绝缘层220的上表面与第一绝缘层210靠近第二绝缘层220的上表面齐平或形成间隔，即第一沟道层410覆盖容置孔211的整个侧壁或第一沟道层410的上表面略低于211的内壁以及第一绝缘层210的上表面形成第一沟道材料层，再刻蚀去除第一绝缘层210一绝缘层210的上表面形成第一沟道材料层，制备牺牲材料层至少覆盖第一沟道材料层位过刻蚀第一沟道材料层，使得延伸部412靠近第二绝缘层220的上表面与第一绝缘层210靠近第二绝缘层220的上表面形成间隔，即第一沟道层410的上表面略低于第一绝缘层210的上表面，可保证移除第一绝缘层210的上表面以及容置孔211底部的第一沟道材料的同时，一端的孔径大于或等于第一过孔711靠近第一栅极6孔211的制备工艺难度，且不利于孔内读取晶体管10和写入晶体管20的各膜层以及介质部[0107]第一过孔711靠近第一栅极611一端的孔径大于或等于20纳米。当第一过孔711靠限于介质部710制备过程中的沉积以及蚀刻的均匀度的[0109]由于第一沟道层410形成在容置孔211的整个侧壁，第二沟道421至少部分位于容降低第二沟道421和第一沟道层410之间的寄生电容，减小第一沟道层410和写入晶体管20[0116]第二沟道421和第一沟道层410在容置孔211深度方向上形成间隔，可降低两层沟成于第一栅介质层511背离容置孔211底面的表面，相对于第一栅介质层511未覆盖容置孔线和第四信号线。第一信号线312和第二信号线322均位于第一绝缘层210中且延伸方向不[0125]第一信号线312与第一漏极311同层设置，第二信号线322与第一源极321同层设的第四信号线和第二栅极包括叠层结构，叠层结构包括靠近第二栅介质层521一侧的第二设置在第二绝缘层220远离第一绝缘层210一侧，第二分支线331通过第二过孔与第二源极缘层210一侧还可设置第三绝缘层覆盖第二分支线331。第三信号线可包括第一分支线423绝缘层220远离第一绝缘层210一侧制作第二分支线331，可降低相邻两个存储单元的第二[0132]第二沟道421的材料包括氧化物半导体，采用氧化物半导体制作的薄膜晶体管的荷存储即可。第二栅极材料层621的制作材料包括氧化物半导体或氮化钛，可与第一栅极使得写入晶体管20开启，写入位线WBL在写入晶体管20的源极加正电压向读取晶体管10栅得写入晶体管20开启，写入位线WBL在写入晶体管20源极加负电压向读取晶体管10栅电容[0148]S500：在容置孔211内的第一栅介质层511远离第一沟道411一侧形成第一栅极[0149]S600：在第一栅极611远离衬底100一侧形成相连接的第二沟道421和第二源极与第一漏极311连接的第一信号线312，第二引线层还包括与第一源极321连接的第二信号[0154]第一信号线312与第一漏极311同层设置，第二信号线322与第一源极321同层设的正投影内；容置孔211在衬底100上的正投影位于第一源极321在衬底100上的正投影内，且容置孔211在衬底100上的正投影位于第二源极422在衬底100上的正投影内。容置孔211第一绝缘层210靠近第二绝缘层220的上表面齐平或形成间隔，第一沟道层410包括第一沟表面，可以使得后续形成的第一栅极611在容置孔211深度方向上与第一沟道411的源端交[0167]采用干法刻蚀介质层在介质层上开设第一过孔711，形成至少覆盖第一栅介质层[0169]在容置孔211内径一定的条件下，第一过孔711的内径与介质部710径向方向的厚度相关。制备介质层的方法优选台阶覆盖性好的沉积工艺，例如ALD(AtomicLayer[0170]由于第一沟道层410形成在容置孔211的整个侧壁，第二沟道421至少部分位于容[0171]示例的，第一过孔711远离第一栅极611一端的孔径大于或等于第一过孔711靠近[0172]由于第二沟道421穿过第一过孔711与第一栅极611连接，第二沟道材料层采用原[0173]在一些实施例中，在第一栅极611远离衬底100一侧形成相连接的第二沟道421和[0180]在一些实施例中，在第二沟道421远离衬底100一侧依次形成第二栅介质层521和[0182]形成相连接的第二栅极和第四信号线，第二栅极位于第二栅介质层521远离衬底例或示例以及不同实施例或示例的特征进行