CN119421430A 半导体装置的形成方法 （台湾积体电路制造股份有限公司）

公开一种形成半导体装置的源极/漏极区的构相邻的鳍片结构以形成开口以及形成源极/漏极区于开口之中。形成源极/漏极区包含将开口2在一气流循环的一第一阶段期间的一前驱气体的一第一流速；在其中所述将该开口之中的该鳍片结构暴露于该前驱气体2.如权利要求1所述的半导体装置的形成方法，其中所述将该开口之中的该鳍片结构3.如权利要求1所述的半导体装置的形成方法，其中所述将该开口之中的该鳍片结构在该气流循环的该第一阶段期间维持该蚀刻在该气流循环的该第二阶段期间维持该蚀刻气体的一第二流速，4.如权利要求1所述的半导体装置的形成方法，其中所述形在该气流循环的该第一阶段期间，将该开口之中的该鳍片结在该气流循环的该第二阶段期间，将该开口之中的该鳍片结体的一第二流速，其中该掺杂剂前驱气体的该第一流速高于掺杂剂前驱气体的该第二流5.如权利要求1所述的半导体装置的形成方法，其中所述将该开口之中的该鳍片结构6.如权利要求1所述的半导体装置的形成方法，其中所述将该开口之中的该鳍片结构7.如权利要求1所述的半导体装置的形成括外延生长一半导体材料以及从一开口的该介电侧表面的上移除一非3在一气流循环的一第一阶段期间使用一前驱气体的一第一流速以及在该气流循环的一第二阶段期间使用该前驱气体的一第二流速来执行一在该气流循环的该第一阶段期间使用一蚀刻气体的一第一流速以及在该气流循环的在一气流循环的一第一阶段期间使用一前驱气体的一第一流速以及在该气流循环的在该气流循环的该第一阶段期间使用一掺杂剂前驱气体的一第一流速以及在该气流10.如权利要求9所述的半导体装置的形成方法，其中所述形成该源极/漏极区的步骤4属氧化物半导体场效晶体管(metaloxidesemiconductorfieldeffecttransistors；式场效晶体管(complementaryfieldeffecttransistors；CFETs)以及垂直场效晶体管(verticalfieldeffecttransistors(VFETs)。这种微流循环(gasflowcycle)的第一阶段期间的前驱气体(precursorgas)的第一流速；在气的第一阶段期间使用蚀刻气体的第一流速以及在气流循环的第二阶段期间的蚀刻气体的一阶段期间使用前驱气体的第一流速以及在气流循环的第二阶段期间使用前驱气体的第的第一阶段期间使用掺杂剂前驱气体的第一流速以及在气流循环的第二阶段期间使用掺5[0007]图1A根据一些实施例示出了鳍式场效晶体管(finFET)的等角视图(isometric[0010]图3根据一些实施例示出了在鳍式场效晶体管的制造工艺的一阶段中的鳍式场效根据一些实施例示出了用于形成半导体装置[0017]图20_33根据一些实施例示出了在CFET的制造工艺的各种阶段中的CFET的剖面[0021]图36_45根据一些实施例示出了在VFET的制造工艺的各种阶段中的VFET的剖面[0022]现在将参照附图来描述例示性的实施例。在附图中，相似的符号(reference678征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所9个光学光刻工艺来图案化鳍片结构，包含双重图案化(double_patterning)或多重图案化[0144]可通过任何合适的方法来图案化全绕式栅极(gate_all_around；GAA)晶体管结[0145]可通过在基板之上的开口之中外延生长单晶半导体材料来形成场效晶体管半导体材料与晶质(crystalline)半导体材料的蚀刻速率之间的高比率。使用热化学气相沉积(chemicalvapordeposition；CVD)工艺外延生长半导体材料的方法在低于约500℃的温度下会遭受蚀刻选择性损失，并且需要额外的异位(ex_situ)蚀刻工艺以从介电侧表[0147]为了解决上述挑战，本公开提供在大约500℃或更低的温度下使用等离子体增强高在低温下的沉积工艺及/或蚀刻工艺期间的沉积速率及/或蚀刻速率(例如在大约500℃期间使用等离子体可减少制造场效晶体管之中的源极/漏极区或外延区区之中或外延区之中，以及防止结节与堵塞形成于相邻场效晶体管之中的源极/漏极区的可以用改善的品质在场效晶体管之中形成源极/漏极区或外延区，例如与通过其他外延工(n_channelMOSFET；NMOS)晶体管或p通道金属氧化物半导体场效(p_channelMOSFET；分之中的源极/漏极区110、(vii)设置于源极/漏极区110之上的源极/漏极接触结构120以隔离结构)形成于基板104之上。基板104可为半导体材料，例如硅(Si)、锗(Ge)、硅锗例中，鳍片结构106可包含与基板104类似的材料并且可具有沿X轴延伸的延长侧ILD层118可设置于ESL117之上。可配置ESL117以保护栅极结构112及/或源极/漏极区110。121是通过将位于栅极结构112之下的鳍片结构106的部分热氧化所形成的。在一些实施例124并非是通过将位于栅极结构112之下的鳍片结构106的部分热氧化所形成的。在一些实2O3含实质上无铝(Al_free)(例如不含铝的)的钛基或钽基的氮化物或合金，例如氮化钛接触结构139与栅极金属填充层128之间的导电界面，以将栅极结构112的金属栅极堆叠物电性连接至栅极接触结构139而不直接于金属栅极堆叠物之上或金属栅极堆叠物之内形成之内以防止形成栅极接触结构139的任何工艺材料污染金属栅极堆叠物。金属栅极堆叠物实施例中，栅极间隔物114的顶表面可位于导电盖层130的顶表面上方且位于绝缘盖层132凹陷部分之上。在一些实施例中，源极/漏极区110可与相邻栅极结构112的部分鳍片结构[0160]在一些实施例中，每个源极/漏极区110可包含外延生长的半导体材料，例如硅、110可包含外延生长的n型半导体材料，例如、磷化硅(SiP)、碳磷化硅(SiCP)、磷化硅锗(SiGeCB)。在一些实施例中，源极/漏极区110中的掺杂剂浓度可为大约1019原子/cm3至约xSiy[0162]根据一些实施例，图2为用于制造具有显示于图1A_1C中的构造的场效晶体管102的形成期间用于外延生长半导体材料的等离子体条件的配置以及工艺气体的流速的配置。效晶体管102的鳍片结构106形成于基板104之上。鳍片结构106的形成可包含依序的操作：(i)形成图案化的遮罩层(未显示)于基板104之上，及(ii)蚀刻基板104以形成鳍片结构的温度或其他合适的氧化温度下的氧化环境(oxidizingambient)中对暴露在STI区域116工艺可包含在大约400℃至大约600℃的温度下在氧气环境或氧气蒸气环境中氧化暴露在沿着图3中的线A_A以及线B_B的场效晶体管102的剖面图。多晶硅结构312为牺牲结构且可中，多晶硅材料的膜层的毯覆式沉积可包含化学气相沉积(chemicalvapordeposition；图6B所示，移除部分栅极间隔物514以及部分热氧化物层322以暴露鳍片结构106的区域、以及部分热氧化物层322可包含使用遮罩图案化栅极间隔物514以及蚀刻部分栅极间隔物半导体材料于源极/漏极开口710的中可包含沿结晶取向[100]或[110]外延生长半导体材的温度下或在大约400℃至大约20℃的温度下)的PECVD工[0168]在一些实施例中，外延生长半导体材料可包含外延生长晶质形式(crystalline料于源极/漏极开口710之中的工艺还可包含选择性地蚀刻不想要的半导体材料的非晶质形式可为非晶质硅(amorphoussilicon；a_Si)，而晶质形式可为晶质硅(crystalline[0169]在一些实施例中，外延生长半导体材料于源极/漏极开口710的中可包含(i)将PECVD腔室中的基础压力维持在大约10_7托至大约1520托、(ii)将PECVD腔室中的工艺压力维持在大约10_4托至大约1520托、(iii)在PECVD腔室中产生等离子体、(iv)如下详细的描[0170]在一些实施例中，外延生长半导体材料于源极/漏极开口710之中可包含在PECVD体包含载气(carriergas)、前驱气体以及蚀刻气体。在一些实施例中，载气可包含氢气氯气(Cl2[0171]在一些实施例中，外延生长半导体材料于源极/漏极区710之中可包含使用PECVD(SiGeC)、硼化硅锗碳(SiGeCB)、硅锗碳铝(SiGeCAl)、硅锗碳镓(SiGeCGa)、硅锗碳铟(SiGeCIn)、硅锗锡(SiGeSn)、硅锗锡硼(SiGeSnB)、硅锗锡铝(SiGeSnAl)、硅锗锡镓H7铟(InX3速可为大约0.001sccm至大约5000[0173]在一些实施例中，外延生长半导体材料于源极/漏极区710之中可包含使用PECVD(SiSnBi)、硅锗碳(SiGeC)、磷化硅锗碳(SiGeCP)、砷化硅锗碳(SiGeCAs)、硅锗碳锑(SiGeCSb)、硅锗碳铋(SiGeCBi)、硅锗锡(SiGeSn)、磷化硅锗锡(SiGeSnP)、砷化硅锗锡AsX5)，或其组合。在一些实施例中，锑前驱气体可包含锑烷(SbH3)、卤化锑(SbX3及/或剂前驱气体的流速可为大约0.001sccm至大约500工艺1300A或图14A的工艺1400A来执行如图8A以及图8B所示的源极/漏极开口710的中的未性来共同流动前驱气体以及蚀刻气体可外延生长具有未掺杂半导体材料的源极/漏极区隔物514的表面以及STI区116的表面。蚀刻气体可选择性蚀刻p型或n型半导体材料的非晶塞形成于源极/漏极开口710的侧壁之上，此源极/漏极开口710具有大约5nm至大约30nm的T1与时间T2之间的外延生长未掺杂半导体材料的工艺期间，可在气流循环中改变前驱气体流循环中改变前驱气体流速1006可以在大约500℃或与工艺900A以及工艺900B相比更低的温度以更高的蚀刻选择性及/或更少的非晶质形式选择性外延生长未掺杂半导体材料于鳍时间T2之间的外延生长p型或n型半导体材料的工艺期间可改变气流循环中掺杂剂前驱气体流速1006，而不是在时间T1与时间T2之间维持恒定的D1值。在每个气流循环的第一阶段流速1006以及掺杂剂前驱气体流速1010可充分地促进p型或n型半导体材料选择性地外延蚀刻工艺期间以循环方式控制蚀刻气体的流速以及前驱气体的流速，例如通过图13A的工艺1300A中，可在每个气流循环的第二阶段期间执行蚀刻工艺而不是在每个气流循环的第1300A的每个气流循环期间交替地流动前驱气体以及蚀刻气体可促进在气流循环的第一阶500℃或更低的温度下以更高的蚀刻选择性于鳍片结构106之上外延生长未掺杂半导体材实施例中，在时间T1与时间T2之间外延生长未掺杂半导体材料的工艺期间，等离子体条件1408可随着蚀刻气体流速1304以及前驱气体流速1006在气流循环中改变。在一些实施例1304维持在E1值且前驱气体流速1006维持在P2值时，可在PECVD腔室中产生等离子体(即的蚀刻工艺期间产生等离子体可在大约500℃或更低的温度下提供更高的蚀刻选择性。例如通过图14B的工艺1400B。除非另有提及，不然图13B的工艺1300B以及图14A的工艺以及时间T2之间外延生长半导体材料的工艺可包含一个或多个气流循环。在一些实施例[0189]如图15A以及图15B所示，在形成源极/漏极区110之后，可形成ESL117以及ILD层℃)。退火工艺可移除栅极间隔物514之中的污染物并改善栅极间隔物514中原子的原子对硅结构312与源极/漏极区110之间的隔离结构。及(ix)形成绝缘盖层132于导电盖层1构120可包含依序的操作：i)移除部分ESL117以及部分ILD层118以暴露源极/漏极区110、ii)形成硅化物层134于源极/漏极区110之上、iii)形成接触插塞136于硅化物层134之上，139可包含形成穿过绝缘盖层132并进入导电盖层130之中的开口，以及使用导电材料填充适用。[0193]参照图17A以及图17B，CFET1700可包含(i)基板1704(ii)设置于基板1704之上的鳍片基部(finbase)1706，及(iii)设置于基板1704之上且与鳍片基部1706相邻的STI区之上的GAAFET(全绕式栅极场效晶体管)1702a、(ii)设置于GAAFET1702a之上的GAAFET1702b，及(iii)设置于GAAFET1702a与GAAFET1702b之间的通道隔离层1746。GAA(iii)设置于相邻纳米结构化层1742a位置的源极/漏极区1710a、(iv)设置于源极/漏极区[0196]在一些实施例中，GAAFET1702b可包含(i)设置于通道隔离层1746之上的纳米结置于相邻极结构1712b位置的内部间隔物1748。相邻且直接接触源极/漏极区1710b的纳米纳米结构化层1742b不用作为通道区。尽管图17B中显示了两行的通道区，但是GAA[0198]如本公开所用的术语“纳米结构化”是将结构、膜层及/或区定义为具有小于约100nm水平尺寸(例如沿着X轴及/或Y轴)及/或小于约100nm垂直尺寸(例如沿着Z轴)，举例化层1742a以及纳米结构化层1742b可为纳米片(nanosheet)、纳米线(nanowire)、纳米棒[0200]通道隔离层1746可将GAAFET1702a的通道区与上覆的GAAFET1702b的通道区电介于2.7至3.3)，氟硅酸盐玻璃(FSG)(介电常数介于3.5至3.9)、纳米孔碳掺杂氧化物(nanoporecarbondopedoxide；CDO)、黑钻石(blackdiamond；BD)、苯并环丁烯(benzocyclobutene；BCB)基聚合物、芳香族(烃)热[0201]在一些实施例中，纳米结构化层1742a以及纳米结构化层1742b可包含与基板104有大约3nm至大约8nm的厚度。在一些实施例中，纳米结构化层1742a以及纳米结构化层[0202]在一些实施例中，栅极结构1712a以及栅极结构1712b可包含(i)设置于栅极结构(HfSiO4构1712b还可包含导电层1728。导电层1728可为多层结构。为了简单起见，未显示导电层1728的不同膜层。每个导电层1728可包含设置于HK栅极介电层1726之上的WFM层以及位于WFM层之上的栅极金属填充层。在一些实施例中，WFM层可包含钛铝(TiAl)、碳化钛铝可包含实质上不含铝(例如没有铝)的钛基或钽基的氮化物或合金，例如用于p型GAA漏极区1710a。在一些实施例中，源极/漏极区1710a可包含硅(Si)、硼化硅(SiB)、硅铝(SiGeSnB)、硅锗锡铝(SiGeSnAl)、硅锗锡镓(SiGeSnGa)、硅锗锡铟(SiGeSnIn)、锗锡极/漏极区域1710b可具有与纳米结构化层1742b的最顶表面共平面的顶表面。在一些实施例中，源极/漏极区1710b的底表面可高于与纳米结构化层1946接触的纳米结构化层1742b硅(SiC)、碳磷化硅(SiCP)、砷化硅碳(SiCAs)、硅碳锑(SiCSb)、硅碳铋(SiCBi)、硅锗(SiGeC)、磷化硅锗碳(SiGeCP)、砷化硅锗碳(SiGeCAs)、硅锗碳锑(SiGeCSb)、硅锗碳铋上的接触插塞1736b。在一些实施例中，硅化物层1734b可包含硅化钛(TixSiy)、硅化钽x在一些实施例中，形成超晶格结构1940的堆叠物可包含形成第一超晶格结构1940a与第二超晶格结构1940b以及设置于在第一超晶格结构1940a以及第二超晶格结构1940b之间的纳[0210]形成每个超晶格结构1940a以及第二超晶格结构1940b可包含交替地形成纳米结构化层1944可包含形成具有与鳍片基部1706相同结晶取向的纳米结构化层1942以及纳米层1942以及纳米结构化层1944的材料以及沉积纳米结构化隔离层1946的材料于基板1704结构的堆叠物可包含移除未被多晶硅结构2021覆盖的部分纳米结构化层1942以及部分纳材料可从暴露在开口2110的侧表面之上的凹陷的鳍片基部1706及/或纳米结构化层1742a开口2110之中以形成p型源极/漏极区1710a。除非另有提及，不然在操作220中使用工艺900B外延生长p型半导体材料于源极/漏极开口710之中的讨论适用于在操作1820中使用工艺900B外延生长p型半导体材料于开口2110之中。在一些实施例中，形成p型源极/漏极区1000B外延生长p型半导体材料于源极/漏极开口710之中的讨论适用于在操作1820中使用成p型源极/漏极1710a的讨论适用于使用工艺1000B形成p型源极/漏极1710a。在一些实施1300B外延生长p型半导体材料于源极/漏极开口710之中的讨论适用于在操作1820中使用成p型源极/漏极1710a的讨论适用于使用工艺1300B形成p型源极/漏极1710a。在一些实施例中，使用工艺1300B形成p型源极/漏极1710a可包含在气流循环中改变蚀刻气体流速1400B外延生长p型半导体材料于源极/漏极开口710之中的讨论适用于在操作1820中使用成p型源极/漏极区1710a的讨论适用于使用工艺1400B形成p型源极/漏极区1710a。在一些[0217]在一些实施例中，使用工艺1000B、工艺1300B或工艺1400B形成p型源极/漏极区循环在时间T2完成之后，具有高度P的p型源极/漏极区1710a可完全地形成于开口2110之中。根据一些实施例，尽管图22_27显示了多于五个的气流循环来形成p型源极/漏极区上。举例来说，如参照图28所述，ESL1717a可形成于p型源极/漏极区1710a之上以及开口成ESL1717a以及ILD层1718可包含沉积一或多种绝缘材料于开口2110之中。在一些实施例中，形成ESL1717a以及ILD层1718可包含凹蚀位于开口2110之中的部分ESL1717a以及部分开口2110的侧表面之上的纳米结构化层1742b的侧表面外延生长n型半导体材料。在n型半导体材料的外延生长期间，n型半导体材料可侧向地以及垂直地延伸以实质上地填充开口中，外延生长n型半导体材料可以包含沿着结晶取向[100]或[110]外延生长n型半导体材1300B或工艺1400B外延生长n型半开口2110的中以形成n型源极/漏极区1710b。除非另有提及，不然在操作220中使用工艺900B外延生长n型半导体材料于源极/漏极开口710之中的讨论适用于在操作1830中使用工艺900B外延生长n型半导体材料于开口2110之中。在一些实施例中，形成n型源极/漏极区的最顶表面共平面的n型源极/漏极区17101000B外延生长n型半导体材料于源极/漏极开口710的中的讨论适用于在操作1830中使用成n型源极/漏极1710b的讨论适用于使用工艺1000B形成n型源极/漏极1710b。在一些实施1300B外延生长n型半导体材料于源极/漏极开口710之中的讨论适用于在操作1830中使用成n型源极/漏极1710b的讨论适用于使用工艺1300B形成n型源极/漏极1710b。在一些实施例中，使用工艺1300B形成n型源极/漏极1710b可包含在气流循环中改变蚀刻气体流速1400B外延生长n型半导体材料于源极/漏极开口710之中的讨论适用于在操作1830中使用成n型源极/漏极区1710b的讨论适用于使用工艺1400B形成n型源极/漏极区1710b。在一些[0224]在一些实施例中，使用工艺1000B、工艺1300B或工艺1400B形成n型源极/漏极区除纳米结构化层1944以及多晶硅结构2012、(ii)形成IL层1724于纳米结构化层1742a以及纳米结构化层1742b的暴露区域之上、(iii)沉积HK栅极介电层1726于IL层1724之上，及照图33所述，前侧源极/漏极接触结构1720b形成于顶n型源极/漏极区1710b的前侧表面之作：(i)移除部分ILD层1718b以及部分ESL1717b以暴露顶n型源极/漏极区1710b的前侧表硅锗。[0230]在一些实施例中，VFET3402可包含(i)设置于相邻STI区3416位置的ILD层3418、分别设置于垂直通道层3442的顶表面以及底表面的源极/漏极区3410a以及源极/漏极区3410b、(v)分别与源极/漏极区3410a以及源极/漏极区3410b接触的源极/漏极接触结构3420a以及源极/漏极接触结构3420b、(vi)设置于相邻栅极结构3412位置的栅极间隔物一些实施例中，VFET3402可具有p型导电性并可称为p型VFET3402。在一些实施例中，VFET3402可具有n型导电性并可称为n型VFET[0231]在一些实施例中，垂直通道层3442可包含与基板3404类似或不同的半导体材料。在一些实施例中，垂直通道层3442可包含硅(Si)、砷化硅(SiAs)、磷化硅(SiP)、碳化硅三五族半导体化合物或其他合适的半导体材料。尽管显示了垂直通道层3442的长方形剖例中，栅极结构3412可包含(i)设置于垂直通道层3442之上的IL层3424、(ii)设置于IL层些实施例中，栅极结构3412可通过栅极间隔物3414与源极/漏极区3410a以及源极/漏极区[0233]在一些实施例中，源极/漏极区3410a以及源极/漏极区3410b也可分别称为顶源漏极区3410b可包含外延生长的半导体材料。在一些实施例中，源极/漏极区3410a以及源极区3410b。在一些实施例中，p型源极/漏极区3410a以及p型源极/漏极区3410b可包含硅(SiGeC)、硼化硅锗碳(SiGeCB)、硅锗碳铝(SiGeCAl)、硅锗碳镓(SiGeCGa)、硅锗碳铟(SiGeCIn)、硅锗锡(SiGeSn)、硅锗锡硼(SiGeSnB)、硅锗锡铝(SiGeSnAl)、硅锗锡镓区3410b可包含n型半导体材料，并还可称为n型源极/漏极区3410a以及n型源极/漏极区(SnBi)、碳化硅(SiC)、碳磷化硅(SiCP)、砷化硅碳(SiCAs)、硅碳锑(SiCSb)、硅碳铋(SiSnBi)、硅锗碳(SiGeC)、磷化硅锗碳(SiGeCP)、砷化硅锗碳(SiGeCAs)、硅锗碳锑(SiGeCSb)、硅锗碳铋(SiGeCBi)、硅锗锡(SiGeSn)、磷化硅锗锡(SiGeSnP)、砷化硅锗锡[0234]源极/漏极接触结构3420a可称为前侧源极/漏极接触结构3420a，而源极/漏极接极接触结构3420a以及源极/漏极3420b可以彼此作(i)蚀刻基板3404以形成垂直结构3606、(ii)形成硅锗层3608于垂直结构3606之上，及含将垂直通道层的宽度D控制在大约5nm至大约30nm。在一些实施例中，形成垂直通道层3442可包含外延生长具有与基板3404相同结晶取向的垂直通道层3442。在一些实施例中，[0238]在形成垂直通道层3442之后，可形成介电层3407于基板3404之上并与垂直结构示，形成开口3610可包含控制垂直通道层3442的顶表面与ILD层3418的顶表面之间的距离材料于源极/漏极可包含沿结晶取向[100]或[110]外延生长p型或n型半导体材料。在一些实施例中，可在大约500℃或更低的温度下使用PECVD工艺外延生长p型或n型半导体材料。1300B或工艺1400B外延生长p型或n型半导体材料于开口3610之中以及垂直通道层3442之上以形成源极/漏极区3410a。除非另有提及，不然在操作1820中使用工艺900B外延生长p型半导体材料于源极/漏极开口2110之中的讨论适用于在操作3515中使用工艺900B外延生长p型半导体材料于开口3610之中。除非另有的讨论适用于在操作3515中使用工艺900B外延生长n型半导体材料于开口3610体材料于开口3610之中以及垂直通道层3442之上以形成源极/漏极区3410a。除非另有提及，不然在操作1820中使用工艺1000B外延生长p型半导体材料于源极/漏极开口2110的中另有提及，不然在操作1830中使用工艺1000B外延生长n型半导体材料于源极/漏极开口2110之中的讨论适用于在操作3515中使用工艺1000B外延生长n型半导体材料于开口3610体材料于开口3610之中以及垂直通道层3442之上以形成源极/漏极区3410a。除非另有提及，不然在操作1820中使用工艺1300B外延生长p型半导体材料于源极/漏极开口2110之中另有提及，不然在操作1830中使用工艺1300B外延生长n型半导体材料于源极/漏极开口2110之中的讨论适用于在操作3515中使用工艺1300B外延生长n型半导体材料于开口3610体材料于开口3610之中以及垂直通道层3442之上以形成源极/漏极区3410a。除非另有提及，不然在操作1820中使用工艺1400B外延生长p型半导体材料于源极/漏极开口2110之中另有提及，不然在操作1830中使用工艺1400B外延生长n型半导体材料于源极/漏极开口2110之中的讨论适用于在操作3515中使用工艺1400B外延生长n型半导体材料于开口3610的第一气流循环的第一阶段完成之后，源极/漏极区3810可形成于开口3610之中以及垂直循环完成之后，可形成具有比源极/漏极区3810更大体积的源极/漏极区4010于开口3610极区3410a可以完全地形成于开口36极/漏极区接触结构3420a于源极/漏极区3410a的前侧表[0251]本公开提供了在大约500℃或更低的温度下使用PECVD工艺形成源极/漏极区或外延区于场效晶体管(例如finFET100、CFET1700或VFET3402)之中的示例性方法(例如方法法可包含在PECVD腔室中原位执行的沉积工艺以及蚀刻工艺。此方法可用于选择性地生长单晶形式的半导体材料于CD小于30nm且AR大于5的开口之中，同时充分地防止结节以及堵[0252]在一些实施例中，等离子体可在沉积工艺及/或蚀刻工艺期间形成前驱气体的自400℃至大约20℃的温度下)增加沉积工艺及/或蚀刻工艺期间的沉积速率及/或蚀刻速率。减少制造场效晶体管之中的源极/漏极区或外延区剂前驱气体的流速可选择性地生长单晶形式的半导体材料于CD小于约30nm且AR大于约5的开口之中，同时充分地防止有缺陷的非晶质半导体区形成于源极/漏极区或外延区之中以及防止结节以及堵塞形成于与源极/漏极区或外延区相邻的介电流速。将开口之中的鳍片结构暴露于前驱气体、蚀刻气体以及等离子体的步骤是在原位的鳍片结构暴露于蚀刻气体的第二流速，蚀刻气体的第二流速高于前驱气体的第二流速。一些实施例中，形成源极/漏极区的步骤包含外延生长半导体材料以及从开口的介电侧表间使用前驱气体的第一流速以及在气流循环的第二阶段期间使用前驱气体的第二流速来二阶段期间的蚀刻气体的第二流速来执行蚀刻工艺；及在气流循环期间执行等离子体工用前驱气体的第一流速以及在气流循环的第二阶段期间使用前驱气体的第二流速来执行形成源极/漏极区的步骤还包含：在气流循环的第一阶段期间使用蚀刻气体的第一流速以