4.1.2时钟同步状态机设计方法构建序列发生器

4.1时钟同步状态机的设计

4.1.1时钟同步状态机及其设计流程4.1.2时钟同步状态机设计方法构建序列发生器4.1.3状态图直接描述法实现序列发生器4.2同步计数器74x163的实现4.3移位寄存器的实现和应用4.3.174x194的实现4.3.2使用74x194IP核实现11001序列发生器第四章时序逻辑电路FPGA实现时钟同步状态机设计方法构建序列发生器(1)激励方程:D0=Q0*=Q1Q2D1=Q1*=Q1’Q2+Q1Q2’D2=Q2*=Q0’Q2’(2)输出方程：Z=Q1’(3)三个触发器时钟同步状态机设计方法构建序列发生器moduleseq_11001_1(

inputclk,outputled);

reg[31:0]divclk_cnt=0;【1】regdivclk=0;

regq0=0;

【2】

regq1=0;regq2=0;always@(posedgeclk)【3】beginif(divclk_cnt==25000000)begindivclk=~divclk;divclk_cnt=0;endelsebegindivclk_cnt=divclk_cnt+1'b1;endend

模块的输入是clk,这个clk连接FPGA的时钟源，是50MHz,是FPGA的D4管脚，因此在后面的约束文件中应该配置到D4管脚。序列发生器的输出这里命名为led,在约束的时候约束到一个与发光LED相连接的管脚即可。;

因为50M的频率产生的序列人眼是不可观察的，只能看到LED一直亮，因此需要降低频率。为了降低频率，定义了初始值为0的32位的寄存器变量divclk_cnt【1】，以及1位的寄存器变量divclk。定义了1位的寄存器变量q0,q1,q2作为时钟同步状态机的状态寄存器【2】，初始值为q0q0q2=000。always@(posedgeclk)表示当clk的时钟正边沿到来的时候执行always块内的操作，因此always@(posedgeclk)的begin和end之间的代码，执行的频率就是50MHz。时钟同步状态机设计方法构建序列发生器moduleseq_11001_1(

inputclk,outputled);

reg[31:0]divclk_cnt=0;【1】regdivclk=0;

regq0=0;

【2】

regq1=0;regq2=0;always@(posedgeclk)【3】beginif(divclk_cnt==25000000)begindivclk=~divclk;divclk_cnt=0;endelsebegindivclk_cnt=divclk_cnt+1'b1;endend

always@(posedgeclk)的begin和end之间的代码，执行的频率就是50MHz,每0.02uS（20nS）执行一次。将寄存器变量divclk_cnt每0.02uS加1直到加到2500000（25M），将其清0，将寄存器变量divclk翻转。divclk翻转2次完成divclk信号的一个周期，因此需要50M个周期完成divclk的一个周期。因此divclk是clk的50M分频，即频率为1Hz,周期为1s。输出信号1秒钟变化一次，那么肉眼就可以观察到。时钟同步状态机设计方法构建序列发生器assignled=~q1;【4】

always@(posedgedivclk)

【5】beginq0<=q1&q2;q1<=~q1&q2|q1&~q2;q2<=~q0&~q2;

endendmodule输出方程为Z=q1’，对wire型变量的赋值使用assign语句，因此assignled=~q1【4】。

接下来就是转移方程。【5】每秒钟触发一次，当时钟到来的时候，触发器q0,q1,q2在时钟上升沿同时接受激励，完成状态的变化，没有先后的顺序，因此一定采用非阻塞赋值。always@(posedgedivclk)块后的begin和end之间的代码就实现了状态的转移，和转移方程一致。转移方程:Q0*=Q1Q2Q1*=Q1’Q2+Q1Q2’Q2*=Q0’Q2’

输出方程：Z=Q1’时钟同步状态机设计方法构建序列发生器

modulesim1;regclk;wireled;seq_10010_1uut(cl