3.3 调用IP核实现多数表决器_第1页
3.3 调用IP核实现多数表决器_第2页
3.3 调用IP核实现多数表决器_第3页
3.3 调用IP核实现多数表决器_第4页
3.3 调用IP核实现多数表决器_第5页
已阅读5页，还剩8页未读， 继续免费阅读

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

3.1

第一个工程——多数表决器多数表决器的分析和逻辑实现多数表决器的工程创建多数表决器的VerilogHDL源文件创建多数表决器的VerilogHDL代码实现及RTL分析综合约束实现比特流文件生成下载仿真3.2

3-8译码器设计和IP核3.2.1译码器的实现3.2.2译码器IP核生成3.3调用IP核实现多数表决器3.3.1使用74x138实现多数表决器的设计3.3.2构建新工程并调用IP核第三章组合逻辑电路与VIVADO进阶

数字电路中译码器三输入的译码器可以实现任意三输入的逻辑函数，所以三变量的多数表决器也可以用译码器实现。

本节学习调用3.2节设计的多数表决器IP核，使用它实现多数表决器。

本节最重要的内容是调用自己设计的IP核。本节内容1.使用74x138实现多数表决器的设计2.构建新工程并调用IP核3.3调用IP核实现多数表决器

使用74x138实现多数表决器的设计abcf00000010010001111000101111011111f=∑abc(3,5,6,7)新建一个工程p_dsbjq_useip点击流程导航下工程项下的IP目录（IPCatalog）在右边的窗口中增加了IPCatalog页框，以树状结构显示当前能够使用的所有IP核。这些IP核是VIVADO自带的，但是并不包含已经设计好的“v74x138”IP核。构建新工程并调用IP核点击ProjectSettings在弹出的窗口中选择点击左侧的IP图标点击库管理（RepositoryManager）页框在库管理页框中点击“+”图标增加IP目录构建新工程并调用IP核构建新工程并调用IP核接下来我们使用v74x138IP核。双击v74x138_v1_0

弹出客户化IP窗口。可以看到该IP核的逻辑符号如图所示。这个窗口可以用来编辑IP实例组件的名称。点击OK实例化IP构建新工程并调用IP核构建新工程并调用IP核新建一个VerilogHDL语言源文件dsbjq_useip.v。moduledsbjq_useip(inputa,inputb,inputc,outputf);wire[7:0]y_l;assignf=~(y_l[7]&y_l[6]&y_l[5]&y_l[3]);v74x138_0uut_0(.g1(1),.g2a_l(0),.g2b_l(0),.a({c,b,a}),.y_l(y_l));Endmoduleuut_0是对IP核的调用构建新工程并调用IP核仿真文件moduledsbjq_useip(inputa,inputb,inputc,outputf);`timescale1ns/1psmodulesim1;rega,b,c;wiref;dsbjq_useipuut(a,b,c,f);initialbegina=0;b=0;c=0;endalways#10{a,b,c}={a,b,c}+1;endmodule仿真结果构建新工程并调用IP核构建新工程并调用IP核运行效果111101010110100011000001abcf00000

人人文库> 全部分类> 教育资料 > 课件下载

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论