【《面向查找表的综合、优化方法概述》2900字】

面向查找表的综合、优化方法概述目录TOC\o"1-3"\h\u5194面向查找表的综合、优化方法概述 1196071.1逻辑表达 1271251.2逻辑综合 1135651.3基于查找表的数字逻辑实现原理 2186071.4基于查找表的逻辑优化原理 3逻辑综合是指对组合逻辑电路的设计后对逻辑电路的优化再设计，让逻辑电路更加充分的利用空间。以下从逻辑层面介绍对逻辑电路的优化的原理和方法，为后续实现优化后的逻辑电路提供条件。1.1逻辑表达逻辑运算是反映事物之间的某种联系，用符号来替代某个数表示的方法称为代数。在数学发展出布尔代数后，就发展出数字电路的应用。对于数字电路的描述和表达，也采用布尔函数来描述，一个数字电路系统，会有多个输入，这多个输入信号就可以表示逻辑变量，而且每个输入信号只有通电和断电两种状态，这两个状态在数学表示下可以代表为数字1为通电，0则为断电。通过输入一组数据后，根据逻辑变量与输出的关系，就能得到在这种输入状态下的唯一输出结果，这里利用逻辑变量组成的布尔代数式就称为逻辑关系式，将逻辑关系式的所有不同的输入组合和对应的输出结果就可以组成一个表格，称为真值表。真值表和逻辑关系式都可以表示一个逻辑电路的输入输出关系。采用逻辑关系式表示电路容易表达，简短。与真值表配合能够更加清晰的反应其表达式的输入输出情况，同时对应电路的输入输出情况。1.2逻辑综合原本对于大规模的FPGA电路，我们需要分成多个分系统来分别完成，各个系统之间所执行的逻辑功能各不相同，为了我们设计分析方便，将所有具体的系统模型提取抽象化，这里需要我们在程序上先前的定义，以及对定义的变量设计算法让其实现组合逻辑电路逻辑运算。本文主要研究基于查找表电路的化简，也就是对可编程逻辑块的电路化简实现，将电路以单一的电子开关元件构成，对电路的约束条件也将程序化，通过化简让电路保持原有逻辑功能输出的前提下实现对其搭建的构件数量最简。在综合时，利用其先前完成的最简电路，通过合并的方式将所有构建以五输入查找表的形式再构建，从而完成对整个可编程逻辑模块的综合优化。1.3基于查找表的数字逻辑实现原理图3-1四输入采用逻辑门电路实现与LUT图3-1四输入采用逻辑门电路实现与LUT实现对比如图中反映，对同样的逻辑运算，采用逻辑门搭建电路和采用查找表电路的对比，由逻辑门搭建的电路无法做到由查找表搭建的电路快速修改，另外，我们还需要实现其他不同逻辑的数字电路，如果采用查找表就需要对不同的组合逻辑采用不同的设计，这样过于繁琐，同时设计时间长，由于查找表的模块化和便利性，可以让我们随意实现不同的逻辑功能，同时还可以将以往处理器实现不了的其他功能都能采用查找表构建，完成更高程度的整合，极大的缩小体积尺寸的同时，又扩展了功能和信息计算能力。随着需求增加为了解决大规模生产，提升生产工艺，做到器件通用化思想的影响下，生产厂商想到只要能生产出CMOS晶体管和电线的合理组合连接就能实现对各个复杂逻辑运算，从而影响了FPGA的发展，查找表也相应的符合其生产工艺，带动FPGA的设计容量和性能愈发增长，对于查找表的实现主体需要二选一选择器的连接，而二选一选择器需要由CMOS晶体管实现，从而只需要COMS就能完成一个查找表的制作，完成设计的组合逻辑电路的实现，大大简化了生产流程，提高了生产效率和降低生产成本，也没有传统逻辑门电路带来的信号传输延迟问题，使系统工作稳定，随着FPGA的发展和需求，目前对FPGA的设计采用查找表来完成实现组合逻辑电路成为主流。1.4基于查找表的逻辑优化原理对于设计数字逻辑电路，就需要先设计让其在不同输入信号下，输出需要的结果的真值表，然后从真值表中找出对应的逻辑表达式，优化多余的无关量，让设备的尽量简化并提高设备的可靠性，接着对组合逻辑电路搭建实现。传统组合逻辑优化是基于卡诺图或者逻辑表达式的定义上对逻辑表达式进行化简。卡诺图是一种将组合逻辑电路图形化的表达方式，先将逻辑表达式真值表的结果按照规定的规则填入卡诺图中，然后通过合并图表中位置邻近的最小项来保留其中相同的逻辑变量，从而达到化简其中的逻辑变量。这种通过在逻辑表达式化简的方式对于相对较小的逻辑电路适用，而对于大规模的逻辑电路由于则过于繁琐。鉴于此，研究发现可以通过真值表结果的对比也可以实现对组合逻辑电路的化简，我们对一个n输入的组合逻辑电路化简，对于其列出真值表，我们把一行n输入数据看成一组n位二进制数据，这组n位的二进制数的最高位来看，也就是逻辑变量A，若关于真值表的数据关于一半对称，也就是真值表上n/2的数据与下n/2的数据相等，则可以看出该电路的真值表与A无关，在逻辑电路上可以省略掉A输入通路，若上下数据不相等，则不能省略。同样的方法接着比较次高位，但次高位的比较与最高位还有关系，如果最高位没有化简，意味着最高位存在0和1两种状态，需要分开情况才能对次高位化简，这样通过最高位到最低位的化简，使得通过真值表之间排序对比就能实现对组合逻辑电路的化简，我们以一个三输入的逻辑电路为例，如表3-1所示。表31三输入逻辑电路F=b’c+bc’真值表输入输出abcF=b’c+bc’00000011010101101000101111011110图3图32逻辑式F=b’c+bc’的电路图可以从图中看到，电路的结构由7个二选一选择器呈满二叉树排列，每列二选一选择器由一条输入信号线控制，由于真值表的排布上可以看到三条输入信号在0和1之间的跳变频率，即fA图3-3n输入的逻辑电路开关序号示意图对于任意输入的二叉树结构电路，可以看到其满足如下规律：若一个n输入的组合逻辑电路，则电路中含有的二选一选择器数量最多为2n−1个，