项目六：带隙基准电源芯片设计

项目六：带隙基准电源芯片设计CONTENTS目录01

电容版图设计02

无源器件匹配版图设计03

双极型晶体管版图设计04

带隙基准源芯片电路及版图设计电容版图设计01任务6.1电容版图设计

电容功能耦合交流信号，构建延迟相移网络，集成电路中广泛应用。

电容应用实现频率补偿，滤波，延迟电路，不同领域需定制大小精度。

电容局限单位面积电容量小，实现大容量需较大体积，实际电路难实现高值。

电容版图类型集成电路中常见的电容包括平板电容，MOS电容以及结电容，引线寄生电容等电容版图类型：平板电容

平板电容结构由两电极与中间绝缘介质构成，形成基本电容单元。

平板电容分类依据电极与介质材料差异，衍生出多类电容类型。电容版图类型：

平板电容

多晶硅-绝缘体-多晶硅电容PIP电容常用于集成电路，由两块多晶硅层夹绝缘体层组成，上下电极是多晶硅，绝缘体隔离电极，用CVD法制备，有较高电容密度和较低漏电流。图6.2PIP电容版图电容版图类型：平板电容金属-绝缘体-金属电容

MIM电容结构由两金属电极与高介电常数材料如氧化铝构成，结构紧凑，电容密度高，漏电流低，适用集成电路。

MIM电容特性高频响应快，温度稳定，适于存储器、滤波器、射频及微波电路，性能优越。

MIM电容制造涉及薄膜沉积、光刻、蒸发等工艺，调节介电层厚度、形状可优化电容性能。图6.3MIM电容版图电容版图类型：平板电容金属-氧化物-金属电容

MOM电容结构由两金属电极与氧化物介质构成，类似MIM电容，介质为高介电常数材料多层薄膜，可调控厚度及材料以调整电容性能。

MOM电容特性具备高电容密度、稳定温度系数、低漏电流及良好线性，制造简易成本低，广泛应用于集成电路，尤其在模拟、射频电路高性能电路中。图6.4MOM电容版图电容版图类型：MOS电容MOS电容的结构组成MOS电容以金属或掺杂多晶硅为栅极（上极板），薄氧化层为绝缘介质层，硅半导体为下极板，构成金属-氧化物-半导体三层结构。MOS电容的电压特性MOS电容是微分电容，施加不同栅压会改变半导体Si表面空间电荷区宽度，其电容值随电压变化而变化。MOS电容的应用影响MOS电容在开启附近呈非线性特性，强反型或积累区呈线性特性；影响电路稳定设计和非线性失真，支撑动态频率补偿。图6.7MOS电容版图图6.6MOS电容的理想C-V特性曲线图6.5MOS电容结构示意图电容版图类型

结电容结电容采用反偏PN结耗尽区作电介质，即势垒电容，单位面积电容大，随反偏电压增大而减小，面积难计算，具备较大单位面积电容。图6.8PN结的三维结构示意图图6.9PN结电容版图电容版图计算集成电路主要电容类型集成电路主要电容类型为平板电容、MOS电容，MOS电容是特殊平板电容。电容量与面积、单位面积电容、氧化层厚度有关，公式为C=Ad×Ca。电容值计算示例长方形极板交互区域面积为93.636um²，单位面积电容值1.037fF/um²，图示电容值为97.1fF。极板有效面积说明上下极板面积不同时，交叠部分的公共面积对电容有贡献，如图6.11所示电容极板有效面积为300um2。图6.11上下极板交叠的电容结构示意图电容版图设计：绘制电容

创建新的库创建新库需选合适工艺库，在IC环境中通过File>New>Library，输入库名并选择工艺库。在“CellView“窗口选“Layout”视图，选“Create>Instance…”，输入电容名称、原点位置，选模型后点“OK”。

MIM电容版图绘制步骤用“Create>Shapes…”绘制形状。绘制M5金属(下极板金属)，画M6金属(上极板金属)，在两层金属间均匀布绝缘层（V5），三者版图形状相同。

寄生电容相关知识集成晶体管寄生电容影响电路高频特性，包括势垒电容（反偏时作用）、扩散电容（正偏时作用）和电极电容（可忽略）。无源器件匹配版图设计02无源器件匹配版图优化策略工艺偏差影响集成电路制造过程中，光刻、刻蚀等工艺会导致图形尺寸收缩或扩张，引发器件参数偏差。刻蚀速率差异大尺寸窗口区域刻蚀速率更快，可能破坏核心匹配器件的结构对称性。工艺偏差补偿通过版图布局优化，使匹配器件对工艺波动具有鲁棒性，降低失配风险。Dummy结构应用添加Dummy图形平衡刻蚀剂分布，减少局部刻蚀速率差异对核心器件的影响。对称布局设计采用对称结构布局，确保匹配器件在制造过程中经历相似的工艺条件。尺寸标准化控制统一关键无源器件的几何参数，减少工艺偏差导致的性能离散性。误差来源优化策略电阻匹配版图设计：电阻匹配的基本原则电阻匹配版图设计遵循基本原则，考虑功耗，优先选用多晶硅，确保电路性能稳定。电阻连接形式常见串联并联，图6.15、6.16示，影响电路布局与性能。电阻匹配版图设计：电阻匹配的基本原则

高精度电阻设计要点多晶硅线最小线宽2μm，低度匹配至少3μm，中度4μm，高度6μm；电阻公式R=RsL/W，W增大时L需相应增大以保持总电阻不变。

分段串联优化电阻匹配如图6.17所示，将一个长24um、宽3um的电阻拆成4个长6um、宽3um的电阻串联。电阻匹配版图设计：电阻匹配的基本原则电阻匹配的同质、同宽、同形、同向原则

同质匹配电阻应同种材质，避免材料差异致阻值漂移及温度系数不一，影响匹配精度。

同宽匹配电阻需统一宽度，利用多段并联处理宽度差异，减少工艺偏差引起的失配。

同形保持电阻图形一致，消除拐角端头二级效应，确保图形差异不影响电阻精确匹配。

同向电阻摆放应统一方向，防止方向差异造成微小差别，影响匹配电阻的一致性。电阻匹配版图设计：电阻匹配的基本原则

添加dummy电阻添加dummy电阻改变版图形状和密度，使工艺均匀，不参与电路工作，不影响电路功能，提升电路性能。

匹配电阻需要邻近摆放器件失配随间距增大而增加，低度匹配电阻可分50um，中度需相邻，高度匹配电阻必须采用叉指结构。电阻匹配版图设计：电阻匹配的基本原则使用共质心阵列化的版图结构

电阻匹配版图设计对称结构器件分成几部分时，质心位于对称轴交叉点，共质心匹配需共享对称轴。叉指结构应用阵列化电阻设计常用叉指结构，提升R1、R2等电阻匹配度。电阻匹配版图设计：电阻版图设计实例基础电阻匹配方法

电阻匹配版图设计按序排列两侧加dummy，整体视ABC与DEF为单元，确保A+B+C=D+E+F平衡匹配。

匹配方法采用ABBA重复模式或交错A/B模式，保证中心支路电压稳定，解决失配问题。电阻匹配版图设计：电阻版图设计实例Bandgap模块电阻匹配

电阻匹配版图设计在Bandgap模块中，R1和R2需严格匹配，置于版图中间；R0和R3为次级匹配，不能插入R1和R2版图中，版图两侧加dummy电阻。

电阻版图设计实例图6.22展示BG中部分电阻电路连接，图6.23示例最终匹配版图，确保关键电阻R1和R2的匹配度。

电阻匹配注意事项匹配电阻上不建议走金属信号线，若走线需均匀且用上层金属；周围围一圈psub；单根版图尺寸10-50方块，宽度2-3um。电容匹配版图设计：电容匹配的原则电容是类似于电阻的一种模拟集成电路中常用无源元件，其版图匹配的原则，与电阻也有很多相近之处

匹配电容应采用相同的形状不同尺寸和形状的电容难有效匹配，匹配电容应由相同形状的单位电容并联构成。

匹配电容相邻摆放匹配电容应相邻摆放，理想排布成宽长比最小的矩形阵列，如32个可用4*8或5*7加3个dummy电容，阵列相邻行列间距需相同。

正方形电容匹配精度电容形状影响匹配精度，周长与面积比越小精度越高，正方形电容周长面积比最小，匹配性最好。

匹配电容的大小要适中CMOS工艺中电容最佳尺寸在20*20um²到40*40um²之间，因随机失配与面积平方根成反比，面积过大梯度效应会使失配更明显。

设置dummy电容dummy电容可屏蔽匹配电容受横向静电场影响，消除刻蚀速率变化；电极应连接防止静电荷积累，与邻近单位电容间距同阵列行间距。电容匹配版图设计：电容匹配的原则

匹配电容阵列应交叉耦合电容阵列应交叉耦合，可将相同匹配电容各分两部分构成紧凑阵列，以减小氧化层梯度影响，保护电容不受应力和热梯度影响。

连接电容上极板至高阻节点将匹配电容上极板连至高阻抗信号可减少寄生电容，建议电容阵列建N阱并连干净模拟参考电压如地线。

避开高功器件的电容布局需要匹配的电容应尽量远离高功率器件、开关晶体管和数字晶体管，以减少耦合影响。

避免在匹配电容上走金属线金属线覆盖电容面积不同会致电容失配，

即使覆盖一致，噪声耦合等因素也会降低匹配电容的性能，若必须穿过需插入静电屏蔽层。电容匹配版图设计电容匹配版图设计实例5个不同电容，C2=2C1、C3=2C2、C4=2C3、C5=2C4，采用中心版图布局，C1为1号，C2由2个2号构成，C3由4个4号构成，C4由8个8号构成，C5由16个16号构成，4个边角放dummy电容。双极型晶体管版图设计03双极型晶体管工艺

双极集成电路基础以双极器件为核心，集成多个元件于单芯片，实现电路功能，工艺流程见图6.26。

前道工艺芯片剖面对应流程的芯片内部结构展示，详情参阅图6.27。双极型晶体管工艺：衬底与埋层制备

衬底制备选择低掺杂P型硅，掺杂浓度1015/cm3数量级，偏离（100）晶向2°～5°单晶硅片，厚度约360μm。

埋层制作工艺硅片表面生长0.8～1.2μm氧化层作掩蔽层，开窗口扩高浓度N型杂质形成N+区，方块电阻控制在20～50Ω/□。

埋层制作目的制作埋层目的是提高器件击穿电压，为集电极电流提供低阻通路，减小集电极串联电阻。

埋层杂质选择原则埋层杂质选择原则：固溶度大以降低集电极串联电阻；高温下扩散系数小以减小向上推移距离；与硅衬底晶格匹配良好以减小应力。双极型晶体管工艺：隔离氧化、隔离光刻、隔离扩散隔离制备工艺

热氧化生长1μm二氧化硅作掩膜，开窗口后浓硼扩散，穿透外延层与衬底连通，分隔成隔离岛实现元器件隔离。隔离作用说明

通过P+隔离墙将外延层分割成独立隔离岛，元器件做在隔离岛上实现电气隔离。隔离方法分类

双极型集成电路隔离方法主要有PN结隔离、介质隔离和PN结-介质混合隔离。传统沿用PN结隔离，超大规模集成电路常用先进PN结-介质混合隔离工艺。PN结隔离原理

P+隔离墙与N-隔离岛形成背靠背二极管，P+接低电位、N-接高电位时二极管反向偏置，利用反向截止特性实现电气隔离。双极型晶体管工艺

半导体制造工序隔离扩散后，去氧化层，生长0.5～0.8μm氧化层作基区扩散掩蔽膜，刻基区窗口，硼扩散并生长0.4μm二氧化硅膜作发射区掩蔽膜。

发射区光刻、发射区扩散光刻发射区和集电极欧姆接触窗口，进行N+发射区扩散，形成集电极N+区及互连和电极制备的氧化膜。

引线孔光刻、蒸铝及铝反刻氧化层刻引线孔，蒸铝后铝反刻形成互连导线及接触电极，最后合金处理优化接触电阻。双极型晶体管版图设计：划分隔离区以八输入端双极与非门电路版图设计为例，说明双极晶体管版图设计的基本原则

输入输出电平状态八输入与非门电路中，所有输入端高电平时输出低电平；至少一个输入端低电平时输出高电平。

隔离区划分及连接要求电路划分为6个隔离区：T1、T2、T5各1个，T3与T4共1个，T6和RB、RC共1个，R1、R2、R4、R5共1个。电阻岛接最高电位，隔离槽接最低电位。双极型晶体管版图设计：确定各元件的图形和尺寸多射极管T1的图形设计

双极型晶体管版图设计重点减小T1管反向电流增益，采用长脖子基区结构，可加肖特基二极管，控制反向漏电流，提升电路性能。

T1管图形尺寸设计针对多射极管特性，优化T1管图形尺寸，通过结构创新减小反向电流增益，确保电路高速稳定运行。双极型晶体管版图设计：确定各元件的图形和尺寸输出管T5的图形设计T5管图形设计主要考虑大电流容量、小集电极串联电阻，兼顾减小基极串联电阻的结面积。T2和T3管的图形设计T2管图形设计需减小面积以提高fT和减小Cc，采用单基极条结构；T3管工作电流约1.4mA，也采用相同单基极条结构。T4管的图形设计T4管发射区有效周长应长些，版图面积可适当小以减小尺寸，通常采用双基极结构，发射区有效周长取T5管一半左右。双极型晶体管版图设计：确定各元件的图形和尺寸T6管的图形设计T6管工作电流小，电流容量无特别要求。为减小面积，T6管连同RB、RC做在同一隔离岛，图中左为RC，右为RB。保护二极管的图形设计多射极管输入端保护二极管为单独二极管结构，由P型衬底与N型外延层、P+隔离槽与外延层间PN结构成。电阻的图形设计电阻条的宽度应根据最大工作电流和精确度要求进行设定，进而依据电阻值来确定其长度。双极型晶体管版图设计

画出布局草图确定管脚次序元件位置，划分隔离区，标出铝线走向位置，反复试排斟酌，画出电路布局草图。

绘制总图根据草图布局，将元件、铝线、压焊点等按正式尺寸和绘图规则绘制成总图，即电路版图，光刻掩模据此制备。PNP型晶体管版图设计

01PNP晶体管结构选择Bandgap核心模块PNP晶体管有1:8、1:15、1:16三种结构，常用1:8和1:16，设计需满足共质心匹配原则并保证周围环境一致。

02晶体管版图连接设计版图与原理图对应，每个晶体管6根金属线，除中间三管外其余右侧三根为dummy，通过打孔实现八个晶体管相互连接。

031：8结构设计说明图6.39展示晶体管1：8结构，“1”为单一晶体管单元，“8”为八个并联晶体管单元，用于Bandgap电路设计以实现正温度系数电压输出。带隙基准源芯片电路及版图设计04任务6.4带隙基准源芯片电路及版图设计带隙基准源原理利用双极晶体管正负温度系数，设计理想基准源，实现对电源电压和温度变化不敏感。带隙基准源应用广泛应用于模拟集成电路设计中，提供稳定基准电压和电流，确保电路性能不受温度影响。带隙基准源芯片电路设计

带隙基准源核心包含核心电路、差分对管输入及启动电路，确保电路稳定运行。

电路性能表现在1.8V至5V电源电压下，输出稳定在1.21V，显示良好电压与温度稳定性。带隙基准源芯片版图布局：差分对匹配运放设计的重要性运放是Bandgap电路基本模块，其设计影响电路性能，需精心设计；版图中输入差分对管