集成电路EDA开发与应用：集成电路版图设计 课件全套 余菲 项目1-8 反相器芯片设计- PLL模块原型验证

任务2.1二输入与、或非门模块电路及版图设计与、或非门集成电路版图设计2.1.1二输入与非门模块电路

PMOSNMOSPMOS：低通高止NMOS：高通低止等效反相器设计法与非门中各MOS管的尺寸计算可采用等效反相器设计法，具体方法是：将与非门中的串联NMOS管等效为反相器中的NMOS管，将并联的PMOS管等效为反相器中的PMOS管。考虑到NMOS管是串联结构，为保持下降时间不变，M3和M4的等效电阻必须缩小一半，即它们的宽长比必须比反相器中的NMOS的宽长比增加一倍，即(W/L)M3，M4=2(W/L)N。考虑到二输入与非门的输入端A和B只要有一个为低电平，与非门输出就为高电平的实际情况，为保证在只有一个PMOS管导通的情况下，仍能获得所需的上升时间，要求M1和M2的宽长比与反相器中PMOS管相同，即(W/L)M1，M2=(W/L)P。2.1.2二输入与非门版图设计二输入与非门电路中NMOS管串联结构：(a)线路图(b)基本版图构造二输入与非门电路中NMOS管串联结构的版图：(a)源漏相连(b)相同端点合并（源-漏共用）2.1.2二输入与非门版图设计二输入与非门电路中PMOS管并联结构：(a)电路(b)版图二输入与非门电路中PMOS管(a)源漏对调(b)并联结构版图2.1.2二输入与非门版图设计其中PMOS晶体管长均为0.6μm，宽均为4μm；NMOS晶体管长均为0.6μm，宽均2μm2.1.3二输入或非门模块电路

低通高止高通低止2.1.4二输入或非门版图设计其中PMOS晶体管长均为0.6μm，宽均为4μm；NMOS晶体管长均为0.6μm，宽均2μm任务2.2复合逻辑门模块模块电路及版图设计优化设计、棍棒图、欧拉路径集成电路版图设计2.2.1复合逻辑门模块电路设计--复合逻辑门的优化设计由18个MOS器件构建的复合逻辑门电路复合逻辑门的优化设计要想使电路最简单，必须首先对逻辑函数进行化简。根据反演律：再根据分配律得到：最终，原式就可以变为=CMOS逻辑门电路构成原则CMOS逻辑门电路由PMOS上拉网（PUN）和NMOS下拉网（PDN）构成。PMOS上拉网和NMOS下拉网互为对偶，其构成原则是：①在PDN中，由NMOS管构成逻辑F，串联表示与逻辑，并联表示或逻辑。②在PUN中，由PMOS管构成逻辑F，并联表示与逻辑，串联表示或逻辑。③电路的总输出是

。小知识2.2.1MOS晶体管的复联版图设计--MOS晶体管的复联版图设计（先串后并）MOS晶体管与或复联电路图与简易版图(a)电路图(b)简易版图2.2.1MOS晶体管的复联版图设计--MOS晶体管的复联版图设计（先并后串）MOS晶体管或与复联电路图与简易版图(a)电路图(b)简易版图2.2.2棍棒图设计法在CMOS中，NMOS晶体管生长在P型硅上，而PMOS则生长在N型硅上。

要实现两者的共存，必须在硅衬底上打造一块反型区域，即“阱”。根据阱的类型，CMOS工艺又细分为P阱、N阱及双阱三类。其中，N阱CMOS工艺因其简便的工艺和优越的电路性能，得到了广泛的应用。N阱CMOS工艺2.2.2棍棒图设计法因为P型器件必须放置在N阱里，而这些P型器件通常又会以某种方式连接到一起，因此在CMOS版图设计时通常将所有的P型器件放在一个共用的N阱里。这是因为设计规则规定的N阱与N阱间距远大于晶体管与晶体管之间的间距，而采用共用N阱技术还可以减小电路的版图面积。类似地，N型器件也被放置在一块共用地区域里，这区域或是P阱，或是P型衬底。因采用共用区域，所有的P型器件通常是紧挨在一起，所有的N型器件也是紧挨在一起。N阱P衬底2.2.2棍棒图设计法用一条水平的棍棒图形来表示P型有源区并使其位于图的顶部，以另一条水平的棍棒图形表示N型有源区并使其位于图的底部。在棍棒图中，多晶硅、有源区以及连线都可以用一条简单的线来表示，一条多晶硅与一个有源区交叉的时候就表示了一个晶体管，两条平行的竖线表示此处的有源区断开。2.2.2棍棒图设计法以上设计并不理想，可试着调整源漏端点，尽可能实现源漏共用，去除断开点。根据原理图直接构造的棍棒图布局

调整源漏端点后实现更理想的布局2.2.2棍棒图设计法完成源漏共用，形成初始布局后，接下来连接其他的端子，其中栅之间采用短的多晶硅连接，接触孔用符号“×”表示连接器件端点完成棍棒图2.2.2棍棒图设计法从完成的棍棒图（左图）发现，最后一对晶体管，如果将它翻转可以去除布线交叉，进一步改善设计后，最终棍棒图如右图所示。进一步改善后的棍棒图连接器件端点完成棍棒图训练2.2.3欧拉路径

将上拉下拉网络中的每个晶体管用一条线表示每个节点用一顶点表示，并将上拉网络和下拉网络分离（采用欧拉路径法正确地合并源漏区，减小版图面积）MOS晶体管复合逻辑门电路图及网络(a)电路图(b)PMOS上拉网络(c)NMOS下拉网络2.2.3欧拉路径

欧拉路径是指该路径经过图的每一条边且仅经过一次。在下拉网络和上拉网络中找一条具有相同标号顺序的欧拉路径，即在两个线图中找一个共同的欧拉路径。在两个线图中有相同的序列(E-D-A-B-C)，即欧拉路径。NMOS晶体管网络和PMOS晶体管网络中共同的欧拉路径2.2.3欧拉路径

多晶硅栅极序列可以根据这个欧拉路径排序，简化的棍棒图如上图所示。其优点在于具有紧凑的版图面积，信号通道简单。NMOS晶体管网络和PMOS晶体管网络中共同的欧拉路径按欧拉路径（E-D-A-B-C）排序的CMOS晶体管复合逻辑门简化棍棒图2.2.4实战训练：AOI22电路图及版图设计AOI22（And-Or-Invert，AOI）实现的逻辑表达式为按命名与其对应的逻辑关系类推，AOI21实现的逻辑表达式为AOI31实现的逻辑表达式为AOI211实现的逻辑表达式为2.2.4实战训练：AOI22电路图及版图设计根据CMOS逻辑门电路构成原则：在NMOS构成的下拉网中，由NMOS管构成逻辑F，串联表示与逻辑，并联表示或逻辑；在PMOS构成的下拉网中，由PMOS管构成逻辑F，串联表示与逻辑，并联表示或逻辑；电路的总输出是

。AOI22的电路结构图2.2.4实战训练：AOI22电路图及版图设计在两个线图中具有相同的序列（B-A-C-D）。AOI22的电路结构图AOI22电路(a)上拉PMOS晶体管网络(b)下拉NMOS晶体管网络共同的欧拉路径2.2.4实战训练：AOI22电路图及版图设计在两个线图中具有相同的序列（B-A-C-D）AOI22电路(a)上拉PMOS晶体管网络(b)下拉NMOS晶体管网络共同的欧拉路径AOI22电路的棍棒图其中PMOS晶体管长均为0.6um，宽均为4μm；NMOS晶体管长均为0.6um，宽均为2μm。2.2.4实战训练：AOI22电路图及版图设计任务2.3与非门、或非门芯片电路及版图设计74HC1G02、74AHC1G00芯片版图设计集成电路版图设计2.3.1实战训练：或非门芯片74HC1G02版图设计

或非门芯片电路结构缓冲器可增大驱动能力，改善延迟2.3.2实战训练：或非门芯片74HC1G02版图设计

或非门芯片电路图其中PMOS晶体管长均为0.6um，宽均为4μm；NMOS晶体管长均为0.6um，宽均为2μm。2.3.3实战训练：与非门芯片74AHC1G00版图设计

与非门芯片电路结构2.3.4实战训练：与非门芯片74AHC1G00版图设计

与非门芯片电路图其中PMOS晶体管长均为0.6um，宽均为4μm；NMOS晶体管长均为0.6um，宽均为2μm。项目三：

异或门芯片设计CONTENTS目录01

传输门模块电路及版图设计02

异或门模块电路及版图设计03

异或门芯片电路及版图设计04

知识梳理与总结CMOS异或门芯片设计01设计背景异或门是基础数字逻辑门，广泛应用于电路系统，专用芯片如CD4070。02设计目标本项目从传输门结构原理出发，完整介绍异或门芯片设计过程，帮助读者掌握CMOS异或门芯片设计方法。传输门模块电路及版图设计013.1.1传输门模块电路设计结构传输门组成结构

由一个NMOS管和一个PMOS管构成CMOS传输门，如图3.1所示。导通状态原理

NMOS栅极高电平、PMOS栅极低电平时，两管导通，信号可双向传输（A↔B），如图3.2所示。关断状态原理

NMOS栅极低电平、PMOS栅极高电平时，两管截止，A、B端无信号传输，如图3.3所示。3.1.1传输门模块电路设计结构测试条件设置CMOS传输门测试时，NMOS衬底接0V、PMOS衬底接5V；NMOS栅极加5V、PMOS栅极加0V使传输门导通，输入端加0V低电平、5V高电平、占空比50%的数字信号。传输特性分析导通状态下，信号从A端到B端（图3.4）、B端到A端（图3.5）的传输特性一致，输出与输入信号相同。双向传输结论测试结果表明，CMOS传输门可实现数字信号的双向传输，A端与B端信号完全一致。3.1.1传输门模块电路设计结构

传输门信号传输特性传输门不仅能传输数字信号，还能传输变化范围为0～5V的模拟信号。在输入端施加变化范围为0～5V三角波信号，输出端得到与输入端相同的信号，如图3.6所示。在输入端施加变化范围为0～5V正弦波信号，输出端得到与输入端相同的信号。如果NMOS管衬底接-5V，PMOS管衬底接+5V，传输门就能传输变化范围为-5～+5V的模拟信号。在输入端施加变化范围为-5～+5V正弦波信号，输出端得到与输入端相同的信号。

CMOS传输门特性分析当NMOS管栅极加低电平、PMOS管栅极加高电平时，传输门处于关断状态，相当于开关断开。当传输门关断时，CMOS传输门的传输特性如图3.9所示。从图3.9可以看到，输入端正常输入信号时，输出端不能得到相应的输出信号。3.1.1传输门模块电路设计结构

传输门工作状态结论当NMOS管栅极加高电平、PMOS管栅极加低电平时，传输门导通；当NMOS管栅极加低电平、PMOS管栅极加高电平时，传输门关断。能否用单个NMOS或PMOS构成传输门呢？图3.10是NMOS管构成的传输门，图3.11是PMOS管构成的传输门。

单MOS管传输门测试测试单个MOS管构成的传输门特性：NMOS管栅极加5V、PMOS管栅极加0V，输入端加0～5V方波信号，测试输出端信号。3.1.1传输门模块电路设计结构NMOS传输特性分析

图3.12是单个NMOS作为传输门时的测试结果。输入信号为低电平时，输出端能得到相应低电平信号，当输入高电平信号时，输出端就不能得到相应的高电平信号。其原因在于，当NMOS管栅极加高电平电压，且传输低电平信号时，栅极相对于沟道的电压即为施加在栅极的高电平值，该电压值大于NMOS的阈值电压，此时NMOS管导通。在传输高电平信号时，栅极相对于沟道的电压等于施加在栅极的高电平值减去传输信号的高电平值，这个电压值就小于NMOS管的阈值电压，这时NMOS管就处于关断状态。因此NMOS管不能正常传输高电平信号PMOS传输特性分析

图3.13是单个PMOS作为传输门时的测试结果。输入信号为高电平时，输出端能得到相应高电平信号，当输入低电平信号时，输出端就不能得到相应的低电平信号。其原因在于，PMOS管栅极加低电平，且传输高电平信号时，栅极相对于沟道的电压就是一个负的电压值，这个负的电压值，足以使得PMOS管导通。而当传输低电平信号时，栅极相对于沟道的电压接近0V，这个电压值无法使得PMOS管导通，这时PMOS管就处于关断状态。因此PMOS管不能正常传输低电平信号传输门结构结论

因此，为了确保信号的有效传输，传输门通常采用NMOS管与PMOS管相结合的方式构成3.1.2传输门模块应用：1.多路选择器

2选1数据选择器原理如图3.14所示的2选1数据选择器由2个传输门和1个反相器构成。X0和X1为输入端，CP为控制端，Y为输出端。当CP=0时，TG0导通，TG1关断，Y=X0。当CP=1时，TG0关断，TG1导通，Y=X1，如表3.1所示

4选1数据选择器结构功能如图3.15所示的4选1数据选择器由6个传输门和5个反相器构成。X0-X3为输入端，CP0、CP1为控制端，Y为输出端，工作状态和功能如表3.2所示3.1.2传输门模块应用：2.D锁存器D锁存器工作原理

如图3.16所示的D锁存器由2个传输门和3个反相器构成。D为数据输入端，CP为控制端，Q为输出端。当CP=0时，TG0关断、TG1导通，此时Q保持不变，如图3.17所示，当CP=1时，TG0导通、TG1关断，此时Q=D，如图3.18所示。D锁存器的工作状态和功能如表3.3所示传输门模块版图设计与验证元件调用与连接

在进行传输门版图设计前，利用快捷键‘i’调用相应的PMOS、NMOS元器件并连线，如图3.22所示。PMOS的衬底端接VDD，NMOS的衬底端接GND，PMOS和NMOS栅极为一对相反的信号，以确保传输门可以正常工作。完成上述的电路搭建后，进入版图设计。版图设计前准备，通过调用模块生成版图，可保证器件不会有尺寸上的错误，如图3.23所示电路板布局技巧

根据原理图完成布局连线。打孔采用双孔，这样即使有一个孔损坏也不影响信号传输。此外，除器件以外的金属层，单数层金属采用横向走线，双数层金属采用纵向走线，具体如图3.24所示。完成布局连线后，再通过快捷键“r”将两个n阱补为一个整体，如图3.25所示传输门模块版图设计与验证DRC验证流程

完成版图设计后，使用Calibre工具验证：开启CalibreInteractive-DRC，添加DRC验证文件（如图3.26）；点击“RunDRC”和“overwrite”完成验证。LVS验证流程

完成DRC后进行LVS验证：开启CalibreInteractive-LVS，添加LVS验证文件；勾选Exportfromschematicviewer的电路网表；点击“RunLVS”和“overwrite”完成验证（如图3.28-3.29）。版图验证结果

设计正确时，版图验证结果如图3.30所示：LVS验证通过表示版图与电路连接一致，DRC除密度外无其他报错。异或门模块电路及版图设计023.2.1异或门模块电路设计模块结构异或门电路分析:A=0时J值异或门电路原理图见图3.31。当A=0时，TP3和TN3构成的传输门导通，TP6关断，TN4源极接高电平，TP4和TN4的漏极连接处呈高阻态，此时的等效图见图3.32。在图3.32中INV2是由TN2和TP2构成的反相器，INV5是由TN5和TP5构成的反相器，TG3是由TN3和TP3构成的传输门。根据图3.32可以得到当A=0、B=0时，J=0，当A=0、B=1时，J=1电路状态分析:A=1时J值当A=1时，TP3和TN3构成的传输门处于关断状态，TP6处于导通状态，TN4的源极接低电平，TP4和TN4构成反相器，图3.33是A=1时的等效图。在图3.33中INV2是由TN2和TP2构成的反相器，INV4是由TN4和TP4构成的反相器，INV5是由TN5和TP5构成的反相器，根据图3.33可以得到当A=1、B=0时，J=1；当A=1、B=1时，J=03.2.2异或门模块的版图设计与验证

异或门功能定义CMOS异或门执行异或逻辑运算，当且仅当两个输入不同时，输出为逻辑“1”

MOS管电路绘制通过快捷键“i”调用MOS管完成电路的绘制，A、B为输入端口，J为输出端口，VDD、GND为电源端口，完成电路搭建，如图3.34所示3.2.2异或门模块的版图设计与验证生成单元视图符号单击页面上的“Design”，选择“CreateCellview”，然后再选择“FromCellview”生成symbol，过程如图3.35所示；通过上述步骤完成异或门的symbol绘制，如图3.36所示设置仿真环境新建电路，调出相应symbol，添加电源及输入信号，如图3.37所示3.2.2异或门模块的版图设计与验证

01设置电源参数VDD/VSS端电源为vdc恒压源，设置DCvoltage=5V；输入A/B端电源为vsource脉冲源，需选择vpulse类型，设置参数（Delaytime、Zero/Onevalue、周期、上升/下降沿、脉宽）。本任务A信号：周期4us，脉宽2us，5V/0V，边沿1fs；B信号：周期2us，脉宽1us，5V/0V，边沿1fs。

02电源参数设置步骤使用“q”键调出属性页，填入对应参数（如图3.38）。3.2.2异或门模块的版图设计与验证仿真操作步骤设置好全部器件参数后，按save&check键存盘检查；无错误则进入仿真：单击Toolslaunch→AnalogEnvironment→ADEL（步骤见图3.39）。仿真环境设置打开AnalogEnvironment界面，添加仿真模型（工艺角tt），设置仿真类型为tran、时间10u，选择输入输出信号（见图3.40）。选择仿真工具Spectre；单击Setup→ModelLibrary添加库文件，返回界面后单击右侧按钮。3.2.2异或门模块的版图设计与验证仿真计算与功能验证

按键（绿色播放图标）进行仿真计算，如图3.41所示。仿真结果表明异或门模块功能正确。异或门版图设计

完成异或门电路设计后，建立版图cellview：选择相同CellName，用不同ViewName区分（name_tb为仿真）；通过Tools下的LayoutXL调用器件，如图3.42所示。异或门版图绘制

调用异或门器件版图后，绘制版图需与电路图尺寸一致：PMOS管L=1u、W=4u，NMOS管L=1u、W=2.5u；连线与电路一致保证LVS通过，版图如图3.43所示。异或门模块验证与优化

完成版图后进行LVS和DRC验证：LVS正确表示连接一致，DRC除密度外无报错（如图3.44）；验证通过后删除衬底，方便后续芯片调用。异或门芯片电路及版图设计033.3.1异或门芯片电路设计结构CD4070芯片应用

CD4070芯片由4个独立异或门构成，引脚排序如图3.45所示，广泛应用于逻辑比较器、加减法和奇偶校验等场合。CD4070芯片设计

完成异或门模块设计后，调用异或门symbol，放置VDD、VSS及输入输出端口，得到如图3.46所示的芯片电路图。CD4070仿真验证

将CD4070建成symbol方便仿真，设置如图3.47所示，输入信号与异或门仿真相同，此处不再详述。3.3.1异或门芯片电路设计结构

小提示symbol引脚放置位置应与实际芯片引脚排序一致，以方便使用，切不可随心所欲放置；圈内为basic中noConn，可避免端口空置报错，影响仿真，仿真结果如图3.48所示

异或门功能验证根据仿真结果可以看出，在输入相同时，输出信号为低电平，在输入不同时输出信号为高电平，验证了异或门的功能的正确性3.3.2异或门芯片的版图设计与验证

异或门模块版图设计依据前面的电路图设计，通过单击快捷键‘i’，选择被调用模块的Layoutview插入到编辑器中。调入4个异或门后，进行合理布局，完成走线、添加衬底并标明端口名称，最终版图如图所示。其主要组成部分由四个异或门模块组成，版图高度相同，采用电源在同一行的布局方式，确保整体版图为一个方形版图验证结果完成版图设计之后，进行LVS和DRC的版图验证。LVS验证结果正确，表示版图与电路连接关系一致；DRC除密度以外无任何报错3.3.3版图验证报错分析修改版图验证错误分析版图验证过程中需要对验证结果进行分析，针对报错提示，找出原因，并进行适当修改。下面分别举例说明LVS和DRC报错分析方法LVS电源型错误排查如图3.51所示，LVS报错提示表明存在电源型错误。通过分析报错提示并结合版图分析，可以确定VDD的label未标。补上label后重新执行LVS仿真，发现报错已消除。此外，若未补NW-WELL(N型注入阱)，亦可能导致类似的电源型错误DRC错误处理与修正DRC错误如图3.52所示，当电路出现DRC报错时，可双击报错数字，在版图中会对报错部分产生高亮，根据报错提示和版图中高亮显示进行修改，下图为金属层间距不够，这时调整相应的金属线，直到满足DRC需求，报错即可消失，如图3.53所示小提示在布局走线时，根据需求略微增大金属走线间距，以便于后期改动知识梳理与总结04知识梳理与总结THEEND谢谢任务5.1电阻版图设计方块电阻、接触电阻、电阻版图设计集成电路版图设计WS5.1.1方块电阻半导体材料的电阻值在温度一定的情况下，符合以下公式：R=ρL/(Wt)当材料横截面宽度W等于长度L，则上式可变为：此时的电阻称为方块电阻，符号为R☐，单位为欧姆每方块，即Ω/☐。对于给定的集成电路工艺，方块电阻不变，我们能改变的只有宽度和长度。电流流经电阻材料方块电阻的测量方法：采用四探针测试方法对芯片上的正方形电阻器施加给定电流，并测试两端电压差四探针法测方块电阻示意图5.1.2接触电阻两种不同材料接触将产生接触电阻：Rcontact=RC/WC

其中，RC为接触电阻因子，单位为Ω·μm2。WC为接触区域的宽度。接触电阻由接触材料和工艺决定，其数值变化范围较大。在不忽略接触电阻的情况下，总的电阻阻值公式应为：Rtotal=R☐·(L/W)+2(RC/WC)5.1.3电阻版图常用形状（1）矩形电阻矩形电阻两端设置接触孔，通过接触孔实现与导电材料的连接，几乎所有的电流都经过这个接触孔内沿流过导体，后经另一个接触孔的内沿流出接触孔。因此，电阻的长度为这两个接触孔内沿的距离。矩形电阻版图5.1.3电阻版图常用形状（2）折叠状电阻第二种电阻版图形状适用于大电阻，通常制成折叠状。图(a)通过金属导线连接形成电阻体串联来增加电阻值；图(b)则通过绘制弯曲的电阻体来实现同样目的。

(a)

通过金属导线连接

(b)弯曲电阻体折叠状电阻版图5.1.3电阻版图常用形状（3）哑铃状电阻第三种版图形状主要适用于电阻体部分宽度较小，接触孔无法放入电阻内部的情况。这时，在设计规则要求下，可将电阻两端加大，使接触孔刚好放入电阻两端，称为哑铃状电阻。电阻的计算长度为两个接触孔之间的距离，宽度为电阻体的宽度。

哑铃状电阻版图5.1.4电阻版图类型（1）金属电阻金属的方块电阻虽小，但不可忽视。在深亚微米CMOS工艺中，一般金属厚度小于10kÅ。当电阻宽度足够宽，可忽略宽度偏差时，金属方块电阻值的变化主要取决于金属厚度的变化。一般金属电阻的典型值为50mΩ~5Ω。金属电阻版图5.1.4电阻版图类型（2）阱电阻阱电阻是以阱区材料作为电阻体，在N阱CMOS工艺下阱电阻一般采用N阱层来实现，N阱的方块电阻比较大，通常为几百欧姆到几千欧姆，属于高阻。阱电阻版图5.1.4电阻版图类型（3）扩散电阻扩散电阻由N型或P型掺杂层构成。在N阱CMOS工艺下，N型掺杂层制备在P型衬底上，P型掺杂层制备在N阱里。扩散电阻并不常用，大部分CMOS工艺多采用多晶硅电阻。制作在N阱中的P型扩散电阻版图5.1.4电阻版图类型（4）多晶硅电阻多晶硅电阻率取决于掺杂浓度，重掺杂的多晶硅可用作于MOS晶体管的栅极，也可用于制备小电阻，其方块电阻一般为10Ω/☐~50Ω/☐。轻掺杂多晶硅电阻的方块电阻约为几百到几千欧姆/☐。使用离子注入法掺杂工艺制备的多晶硅电阻精度较高，用扩散掺杂法制作的电阻精度较差。多晶硅电阻版图5.1.4电阻版图类型（5）有源电阻在集成电路设计中，有一种采用MOS场效应晶体管替代电阻形成的有源电阻。通常电阻器件都是无源器件，但这种有源电阻的大小会随着电压变化而变化，因此称为有源电阻。这种电阻的做法通常是将MOS场效应晶体管的栅漏短接而连入电路中，当电路参数满足一定的条件，此时MOS场效应晶体管可以当作固定电阻来使用。之所以要采用有源电阻，其主要目的是可以大大节约版图面积，相比无源电阻，采用有源电阻有时能节约80%以上的芯片面积，因此在集成电路设计中广受青睐。但有源电阻的缺点也是显而易见的，它的阻值会受到电压波动的影响，严重时会导致电路功能失效，因此在要求精度比较高的电路中，有源电阻还是要慎用的。5.1.5实训任务

多晶硅电阻版图设计多晶硅电阻电路图

任务5.2MOS晶体管匹配MOS晶体管的失配、共质心版图结构、MOS晶体管匹配规则集成电路版图设计WS5.2.1MOS晶体管的失配--MOS晶体管两大失配来源（电路设计+版图工艺）01电路设计引发的失配•电压匹配（差分对）：目标是栅源电压(Vgs)一致，需增大宽长比(W/L)并降低有效栅压，以抑制阈值电压(Vth)失调的影响。•电流匹配（电流镜）：要求漏极电流(Ids)相等，宜采用长沟道器件并提高栅压，削弱Vth波动对电流的影响。02版图与工艺的失配成因•随机失配：源于掺杂浓度、氧化层厚度的微观随机涨落，无法完全消除，需增大有源区面积利用平均效应缓解。•系统失配：由工艺梯度（光刻/刻蚀不均）、版图不对称或热应力导致，可通过特定版图技术改善。5.2.1MOS晶体管的失配--版图几何效应与多晶硅刻蚀失配图示：有无虚拟栅极的刻蚀效果对比。左侧孤立栅极因过刻蚀导致栅宽不均；右侧引入DummyGate后，所有栅极处于相同的刻蚀负载环境，有效保证了栅宽的一致性。01关键几何效应影响尺寸效应：优先选用大尺寸、长沟道器件，可有效削弱边缘场效应与短沟道效应的干扰，提升电流密度的匹配精度。朝向效应：必须严格统一晶体管的晶向排布，消除单晶硅各向异性带来的载流子迁移率差异，确保电学特性一致。02小知识工艺偏差根源：孤立或低密度区域的栅极易发生过刻蚀，导致实际栅宽变窄，破坏器件间的对称性。DummyGate设计准则：①与有源栅保持相同间距，营造均匀负载；②仅作无源填充，无需源漏注入；③虚拟栅极通常与晶体管的源极或背栅相连，避免引入额外干扰。5.2.1MOS晶体管的失配--扩散区、接触孔、氢化诱发失配01栅极接触孔位置️核心禁忌：严禁将接触孔直接打在有源区上方。硅化物反应会改变多晶硅栅的功函数，直接引入阈值电压(Vth)的随机失配。️设计规范：接触孔必须偏离有源区边缘至少1倍接触孔尺寸，确保栅极功函数不受金属硅化物形成工艺的干扰。02深扩散与阱干扰️潜在风险：阱区或深扩散区的杂质会发生横向扩散，侵入晶体管沟道区，改变局部掺杂浓度，导致器件特性发生漂移。️设计规范：阱边界与有源栅的间距必须大于2倍的结深（2×Xj），构建足够的物理隔离屏障以阻断横向杂质扩散。03氢化效应与遮挡️隐形失配：金属布线会屏蔽氢原子注入，导致不同器件的缺陷钝化程度不一致，从而引发阈值电压和漏电特性的失配。️设计规范：匹配管上方的金属布线拓扑必须完全一致，严禁不对称金属线横穿有源区，确保所有器件暴露在相同的氢化环境中。5.2.1MOS晶体管的失配--梯度效应三大类（氧化层/应力/温度）01氧化层厚度梯度成因：氧化工艺的均匀性偏差导致厚度线性变化，直接影响器件阈值电压。

对策：采用紧凑的邻近布局，最大化减小器件间的物理距离，降低厚度差。02应力梯度成因：封装与布线引入的机械应力改变晶格结构，主要影响载流子迁移率。

对策：利用共质心对称结构，使应力对匹配器件的影响相互抵消。03温度梯度成因：芯片功耗分布不均引发局部温差，阈值电压对温度变化极其敏感。

对策：通过共质心排布让器件处于温度梯度的对称位置，消除热失配。小知识：通用版图匹配5大基础技术01单元复制(UnitReplication)将大尺寸晶体管拆分为多个等宽的小叉指单元进行串并联。此举能有效平均化刻蚀、掺杂等工艺环节的随机误差，同时显著降低接触电阻带来的失配影响。02增加Dummy虚拟单元在匹配单元的阵列边缘及四周填充与有效单元完全相同的虚拟器件。这能确保所有有效匹配器件处于完全一致的光刻与刻蚀环境，消除“边缘效应”导致的失配。03就近摆放·统一朝向将需要匹配的器件尽可能紧密排布，以最小化晶圆面内的工艺梯度影响；同时统一器件的晶向布局，规避单晶硅各向异性特性带来的载流子迁移率差异。04共质心布局(Common-Centroid)高精度匹配的核心架构，通过“交错对称”的几何排布使成对器件的质心完全重合。这一设计能从物理层面抵消晶圆制造中存在的线性梯度（如浓度、温度梯度），是实现高精度基准源与模数转换电路设计的关键手段。05保持安全间距(Keep-outZone)精密匹配器件需与深阱区、功率器件、高压走线等干扰源保持足够的物理隔离。此举可避免机械应力引起的晶格畸变，以及杂质扩散造成的衬底浓度污染，确保微弱信号处理单元的纯净度与稳定性。5.2.2共质心版图结构--四大基础对称结构核心设计五要素：必须严格遵循一致性·对称·分散·紧凑·方向均衡，以抵消工艺梯度带来的器件失配。图示：共质心布局的四种经典拓扑结构，利用几何中心重合原理，最大化消除由于工艺偏差、温度梯度引起的失配效应。01一般对称(1:1)最基础的结构，两个器件关于中心轴严格镜像放置。适用于最简单的1:1比例匹配，能有效抵消一阶线性梯度影响，是差分对设计的基础。02同比例对称(N:N)器件由多个子单元构成时，保持整体组的中心对称。例如2:2匹配，将器件拆分为最小单元组（如2个晶体管并联），确保整体质心重合。03非等比交错(1:2/1:3)针对非1:1比例，将器件拆解为最小单元后交错排布（如B-A-B）。使整体物理质心与电学质心重合，消除因面积差异导致的系统误差。04二维矩阵共质心采用ABBA/BAAB等二维矩阵排布，在平面上实现质心重合。能同时抵消X和Y方向的工艺梯度，是高精度基准源和ADC/DAC设计的首选。5.2.2共质心版图结构--一维阵列版图匹配ABBA叉指结构是共质心匹配的简化一维形式，通过将晶体管拆分为子单元并对称交错排布，实现对工艺梯度的一阶抵消。这种布局方式物理实现紧凑，是模拟集成电路设计中用于提升器件匹配度的最基础且高效的手段之一。01结构重构与镜像对称将单个大晶体管拆分为等宽的A/B子单元，严格按照ABBA的顺序进行一维交错排列。该结构具有单一的几何对称轴，强制让器件共享同一空间环境。02梯度抵消与误差抑制有效消除沿排列方向的一维线性梯度（如温度、掺杂浓度、氧化层厚度）影响，同时补偿单晶硅材料的各向异性效应，大幅降低失配误差。03典型应用与设计权衡广泛应用于运算放大器输入级、基准电压源及比较器等场景。在器件尺寸较小或版图面积受限，难以实现复杂二维共质心时，是最优的匹配方案。5.2.2

共质心版图结构--二维阵列版图匹配01简单二维阵列(2x2交叉)结构特征：采用经典的2x2网格交叉排布（如AB/BA），形成棋盘式对称结构，有效抵消单一方向的线性工艺偏差。适用场景：小尺寸、对匹配精度有严苛要求的核心晶体管单元02复杂二维阵列(多行多段)结构特征：扩展为多行多段交错矩阵（如ABBA/BAAB），通过大量重复单元进一步平均化晶圆面内的工艺梯度影响。适用场景：高性能运算放大器输入对、精密电流镜及基准源模块。5.2.3MOS晶体管的匹配规则--MOS匹配精度分级01低度匹配适用于普通偏置电路、非关键信号路径及对精度要求较低的非精密模拟模块。失调电压：＞±10mV电流失配：＞1%02中度匹配主流通用模拟电路的基准要求，包括通用运算放大器、高速比较器及线性稳压器。失调电压：±1mV~±5mV电流失配：0.1%~1%03精确匹配适用于高精度仪表运放、精密电压基准源、高精度ADC/DAC及数据采集系统。失调电压：＜±1mV电流失配：＜0.1%5.2.3MOS晶体管的匹配规则--MOS晶体管20条匹配设计规则01器件尺寸与结构设计1.统一叉指结构与数量，确保电流密度和散热条件一致；

2.采用大面积有源区设计，抑制随机掺杂波动引起的失配；

3.根据匹配目标（电压/电流）选择最佳工作栅压点；

4.优先选用薄氧化层器件，提升跨导与阈值电压的匹配精度。02版图布局与摆放规范5.匹配管严格统一朝向，消除刻蚀与应力的方向性偏差；

6.采用共质心对称结构，抵消晶圆级的线性工艺梯度；

7.单元就近紧凑排布，降低互连线电阻差异与温度梯度；

8.在两端添加虚拟栅（Dummy），平衡边缘场效应影响。03金属布线与接触孔规范9.栅接触孔必须置于场氧化层上，杜绝栅漏电流隐患；

10.金属走线严禁横跨有源区，避免引入寄生与闩锁风险；

11.采用顶层金属连接栅叉指，替代多晶硅直连以降低电阻；

12.保证匹配管上方金属覆盖层完全一致，均衡寄生电容。04工艺干扰规避与优选13.远离功率器件与高频噪声源，进行物理隔离以减少串扰；

14.避开NBL埋层的阴影效应，确保衬底掺杂浓度均匀；

15.同等条件下优先选用NMOS管，其阈值电压稳定性更优；

16.保证匹配管衬底电位完全一致，消除体效应带来的失配。5.2.4

MOS晶体管版图匹配设计--叉指结构版图设置长为1μ，宽为10μ，栅数量为10，采用叉指结构。PMOS晶体管叉指版图PMOS晶体管电路5.2.4

MOS晶体管版图匹配设计--一维阵列版图匹配MOS晶体管电路MOS晶体管一维阵列版图2个晶体管参数均设置为：lengh=4μ，Width=10μ，m=2个5.2.4

MOS晶体管版图匹配设计--简单二维阵列版图匹配

MOS晶体管电路MOS晶体管简单二维阵列版图2个晶体管参数为：lengh=4μ，Width=8μ，m=2个5.2.4

MOS晶体管版图匹配设计--复杂二维阵列版图匹配MOS晶体管复杂二维阵列版图MOS晶体管电路2个晶体管参数为：lengh=4μ，Width=8μ，m=6个任务5.3放大器模块电路及版图设计单端放大、电流镜、差分放大集成电路版图设计WS（1）采用电阻作负载的共源极电路中MOS晶体管借助自身跨导，可以将栅源电压的变化转换为小信号漏极电流，小信号漏电流流过电阻就会产生输出电压。其中电压增益满足关系式Av=-gmRD电阻版图面积较大5.3.1放大器模块电路设计1、单端放大电路（2）采用二极管连接型器件作负载的共源极把MOS晶体管的栅极与漏极短接，称为“二极管连接型”器件。将此接法的MOS晶体管代替无源电阻负载，既可显著节省芯片面积，而且与无源电阻相比，有源负载可提供更大的阻值，从而获得更高的增益。(a)NMOS和PMOS器件的二极管接法(b)采用二极管连接型器件作负载的共源极（3）采用电流源作为负载的共源极应用中有时要求单级有很大的电压增益（电压增益满足关系式Av=-gmRD）。从关系式看，增大负载电阻有助于提高电压增益，但对于电阻或者二极管连接的负载而言，增大阻值会消耗直流压降，从而限制输出电压摆幅。一个更切实可行的方法是用不服从欧姆定律的器件，如电流源代替负载。2、差分放大电路差分放大器是集成运算放大器的关键组成部分，其电路特点是对称性，对零点漂移具有很强的抑制作用。3、电流镜电流源与电流镜的组合在模拟电路中可以实现很有用的功能。在模拟电路中，电流源的设计是基于对基准电流的“复制”。即一个相对比较复杂的电路被用来产生一个稳定的基准电流IREF，这个基准电流再被“复制”，从而得到系统中很多电流源，完成“复制”功能的结构就叫做电流镜。(a)二极管连接型器件完成反函数运算(b)基本电流镜5.3.2实训任务

采用电流源作为负载的共源极放大电路版图采用电流源作为负载的共源极放大电路5.3.2实训任务MOS晶体管差分对版图

差分对电路匹配设计-差分放大电路

5.3.2实训任务MOS晶体管电流镜版图两个MOS晶体管设计需满足对管匹配，均设置长为长1μm，宽18μm。版图匹配结构采用ABAB的交叉结构。电流镜电路匹配设计-电流镜版图匹配结构采用ABAB的交叉结构任务5.4运算放大器模块电路及版图设计运算放大器TLV9041、典型二级运算放大器电路集成电路版图设计WS低功耗单通道超低压（1.2V至5.5V）运算放大器TLV9041，具有轨至轨输入和输出摆幅功能。TLV9041凭借低静态电流（典型值10µA）和在低至1.2V的电源电压下运行的能力实现低功耗。5.4.1运算放大器模块电路设计TLV9041管脚定义和功能方框图由运算放大器TLV9041设计思路可见，一个基本的二级运算放大器电路主要包括四部分：偏置电路、第一级输入级放大电路、第二级放大电路和相位补偿电路。运算放大器电路第一部分为偏置电路，分别为电路提供三个偏置电压，使电路正常工作在饱和区。第二部分为第一级放大器，采用差分输入的以共源共栅PMOS为负载的折叠式共源共栅运放，用于提供较大的增益，从而提高电源抑制比。第三部分由第二级放大电路以及相位补偿电路组成，相位补偿一般采用电容和电感网络用于抵消运算放大器频率响应不理想的问题，通过适当选择和配置补偿元件，可以改善放大器的频率响应特性，提高增益带宽积并减少相位失真。5.4.2运算放大器模块版图设计与验证1.运算放大器模块电路图2.运算放大器模块版图布局差分对使用二维共质匹配对称阵列，电流镜使用一维共质心匹配对称阵列，并使用Dummy管实现匹配。电容使用PIP电容，电阻使用多晶硅电阻。运算放大器版图布局图3.运算放大器模块版图调入之前画好的版图，包含多晶硅电阻、共源放大器、差分对、电流镜等（调入后可以根据布局做轻微的修改）。运算放大器电路版图项目六：带隙基准电源芯片设计CONTENTS目录01

电容版图设计02

无源器件匹配版图设计03

双极型晶体管版图设计04

带隙基准源芯片电路及版图设计电容版图设计01任务6.1电容版图设计

电容功能耦合交流信号，构建延迟相移网络，集成电路中广泛应用。

电容应用实现频率补偿，滤波，延迟电路，不同领域需定制大小精度。

电容局限单位面积电容量小，实现大容量需较大体积，实际电路难实现高值。

电容版图类型集成电路中常见的电容包括平板电容，MOS电容以及结电容，引线寄生电容等电容版图类型：平板电容

平板电容结构由两电极与中间绝缘介质构成，形成基本电容单元。

平板电容分类依据电极与介质材料差异，衍生出多类电容类型。电容版图类型：

平板电容

多晶硅-绝缘体-多晶硅电容PIP电容常用于集成电路，由两块多晶硅层夹绝缘体层组成，上下电极是多晶硅，绝缘体隔离电极，用CVD法制备，有较高电容密度和较低漏电流。图6.2PIP电容版图电容版图类型：平板电容金属-绝缘体-金属电容

MIM电容结构由两金属电极与高介电常数材料如氧化铝构成，结构紧凑，电容密度高，漏电流低，适用集成电路。

MIM电容特性高频响应快，温度稳定，适于存储器、滤波器、射频及微波电路，性能优越。

MIM电容制造涉及薄膜沉积、光刻、蒸发等工艺，调节介电层厚度、形状可优化电容性能。图6.3MIM电容版图电容版图类型：平板电容金属-氧化物-金属电容

MOM电容结构由两金属电极与氧化物介质构成，类似MIM电容，介质为高介电常数材料多层薄膜，可调控厚度及材料以调整电容性能。

MOM电容特性具备高电容密度、稳定温度系数、低漏电流及良好线性，制造简易成本低，广泛应用于集成电路，尤其在模拟、射频电路高性能电路中。图6.4MOM电容版图电容版图类型：MOS电容MOS电容的结构组成MOS电容以金属或掺杂多晶硅为栅极（上极板），薄氧化层为绝缘介质层，硅半导体为下极板，构成金属-氧化物-半导体三层结构。MOS电容的电压特性MOS电容是微分电容，施加不同栅压会改变半导体Si表面空间电荷区宽度，其电容值随电压变化而变化。MOS电容的应用影响MOS电容在开启附近呈非线性特性，强反型或积累区呈线性特性；影响电路稳定设计和非线性失真，支撑动态频率补偿。图6.7MOS电容版图图6.6MOS电容的理想C-V特性曲线图6.5MOS电容结构示意图电容版图类型

结电容结电容采用反偏PN结耗尽区作电介质，即势垒电容，单位面积电容大，随反偏电压增大而减小，面积难计算，具备较大单位面积电容。图6.8PN结的三维结构示意图图6.9PN结电容版图电容版图计算集成电路主要电容类型集成电路主要电容类型为平板电容、MOS电容，MOS电容是特殊平板电容。电容量与面积、单位面积电容、氧化层厚度有关，公式为C=Ad×Ca。电容值计算示例长方形极板交互区域面积为93.636um²，单位面积电容值1.037fF/um²，图示电容值为97.1fF。极板有效面积说明上下极板面积不同时，交叠部分的公共面积对电容有贡献，如图6.11所示电容极板有效面积为300um2。图6.11上下极板交叠的电容结构示意图电容版图设计：绘制电容

创建新的库创建新库需选合适工艺库，在IC环境中通过File>New>Library，输入库名并选择工艺库。在“CellView“窗口选“Layout”视图，选“Create>Instance…”，输入电容名称、原点位置，选模型后点“OK”。

MIM电容版图绘制步骤用“Create>Shapes…”绘制形状。绘制M5金属(下极板金属)，画M6金属(上极板金属)，在两层金属间均匀布绝缘层（V5），三者版图形状相同。

寄生电容相关知识集成晶体管寄生电容影响电路高频特性，包括势垒电容（反偏时作用）、扩散电容（正偏时作用）和电极电容（可忽略）。无源器件匹配版图设计02无源器件匹配版图优化策略工艺偏差影响集成电路制造过程中，光刻、刻蚀等工艺会导致图形尺寸收缩或扩张，引发器件参数偏差。刻蚀速率差异大尺寸窗口区域刻蚀速率更快，可能破坏核心匹配器件的结构对称性。工艺偏差补偿通过版图布局优化，使匹配器件对工艺波动具有鲁棒性，降低失配风险。Dummy结构应用添加Dummy图形平衡刻蚀剂分布，减少局部刻蚀速率差异对核心器件的影响。对称布局设计采用对称结构布局，确保匹配器件在制造过程中经历相似的工艺条件。尺寸标准化控制统一关键无源器件的几何参数，减少工艺偏差导致的性能离散性。误差来源优化策略电阻匹配版图设计：电阻匹配的基本原则电阻匹配版图设计遵循基本原则，考虑功耗，优先选用多晶硅，确保电路性能稳定。电阻连接形式常见串联并联，图6.15、6.16示，影响电路布局与性能。电阻匹配版图设计：电阻匹配的基本原则

高精度电阻设计要点多晶硅线最小线宽2μm，低度匹配至少3μm，中度4μm，高度6μm；电阻公式R=RsL/W，W增大时L需相应增大以保持总电阻不变。

分段串联优化电阻匹配如图6.17所示，将一个长24um、宽3um的电阻拆成4个长6um、宽3um的电阻串联。电阻匹配版图设计：电阻匹配的基本原则电阻匹配的同质、同宽、同形、同向原则

同质匹配电阻应同种材质，避免材料差异致阻值漂移及温度系数不一，影响匹配精度。

同宽匹配电阻需统一宽度，利用多段并联处理宽度差异，减少工艺偏差引起的失配。

同形保持电阻图形一致，消除拐角端头二级效应，确保图形差异不影响电阻精确匹配。

同向电阻摆放应统一方向，防止方向差异造成微小差别，影响匹配电阻的一致性。电阻匹配版图设计：电阻匹配的基本原则

添加dummy电阻添加dummy电阻改变版图形状和密度，使工艺均匀，不参与电路工作，不影响电路功能，提升电路性能。

匹配电阻需要邻近摆放器件失配随间距增大而增加，低度匹配电阻可分50um，中度需相邻，高度匹配电阻必须采用叉指结构。电阻匹配版图设计：电阻匹配的基本原则使用共质心阵列化的版图结构

电阻匹配版图设计对称结构器件分成几部分时，质心位于对称轴交叉点，共质心匹配需共享对称轴。叉指结构应用阵列化电阻设计常用叉指结构，提升R1、R2等电阻匹配度。电阻匹配版图设计：电阻版图设计实例基础电阻匹配方法

电阻匹配版图设计按序排列两侧加dummy，整体视ABC与DEF为单元，确保A+B+C=D+E+F平衡匹配。

匹配方法采用ABBA重复模式或交错A/B模式，保证中心支路电压稳定，解决失配问题。电阻匹配版图设计：电阻版图设计实例Bandgap模块电阻匹配

电阻匹配版图设计在Bandgap模块中，R1和R2需严格匹配，置于版图中间；R0和R3为次级匹配，不能插入R1和R2版图中，版图两侧加dummy电阻。

电阻版图设计实例图6.22展示BG中部分电阻电路连接，图6.23示例最终匹配版图，确保关键电阻R1和R2的匹配度。

电阻匹配注意事项匹配电阻上不建议走金属信号线，若走线需均匀且用上层金属；周围围一圈psub；单根版图尺寸10-50方块，宽度2-3um。电容匹配版图设计：电容匹配的原则电容是类似于电阻的一种模拟集成电路中常用无源元件，其版图匹配的原则，与电阻也有很多相近之处

匹配电容应采用相同的形状不同尺寸和形状的电容难有效匹配，匹配电容应由相同形状的单位电容并联构成。

匹配电容相邻摆放匹配电容应相邻摆放，理想排布成宽长比最小的矩形阵列，如32个可用4*8或5*7加3个dummy电容，阵列相邻行列间距需相同。

正方形电容匹配精度电容形状影响匹配精度，周长与面积比越小精度越高，正方形电容周长面积比最小，匹配性最好。

匹配电容的大小要适中CMOS工艺中电容最佳尺寸在20*20um²到40*40um²之间，因随机失配与面积平方根成反比，面积过大梯度效应会使失配更明显。

设置dummy电容dummy电容可屏蔽匹配电容受横向静电场影响，消除刻蚀速率变化；电极应连接防止静电荷积累，与邻近单位电容间距同阵列行间距。电容匹配版图设计：电容匹配的原则

匹配电容阵列应交叉耦合电容阵列应交叉耦合，可将相同匹配电容各分两部分构成紧凑阵列，以减小氧化层梯度影响，保护电容不受应力和热梯度影响。

连接电容上极板至高阻节点将匹配电容上极板连至高阻抗信号可减少寄生电容，建议电容阵列建N阱并连干净模拟参考电压如地线。

避开高功器件的电容布局需要匹配的电容应尽量远离高功率器件、开关晶体管和数字晶体管，以减少耦合影响。

避免在匹配电容上走金属线金属线覆盖电容面积不同会致电容失配，

即使覆盖一致，噪声耦合等因素也会降低匹配电容的性能，若必须穿过需插入静电屏蔽层。电容匹配版图设计电容匹配版图设计实例5个不同电容，C2=2C1、C3=2C2、C4=2C3、C5=2C4，采用中心版图布局，C1为1号，C2由2个2号构成，C3由4个4号构成，C4由8个8号构成，C5由16个16号构成，4个边角放dummy电容。双极型晶体管版图设计03双极型晶体管工艺

双极集成电路基础以双极器件为核心，集成多个元件于单芯片，实现电路功能，工艺流程见图6.26。

前道工艺芯片剖面对应流程的芯片内部结构展示，详情参阅图6.27。双极型晶体管工艺：衬底与埋层制备

衬底制备选择低掺杂P型硅，掺杂浓度1015/cm3数量级，偏离（100）晶向2°～5°单晶硅片，厚度约360μm。

埋层制作工艺硅片表面生长0.8～1.2μm氧化层作掩蔽层，开窗口扩高浓度N型杂质形成N+区，方块电阻控制在20～50Ω/□。

埋层制作目的制作埋层目的是提高器件击穿电压，为集电极电流提供低阻通路，减小集电极串联电阻。

埋层杂质选择原则埋层杂质选择原则：固溶度大以降低集电极串联电阻；高温下扩散系数小以减小向上推移距离；与硅衬底晶格匹配良好以减小应力。双极型晶体管工艺：隔离氧化、隔离光刻、隔离扩散隔离制备工艺

热氧化生长1μm二氧化硅作掩膜，开窗口后浓硼扩散，穿透外延层与衬底连通，分隔成隔离岛实现元器件隔离。隔离作用说明

通过P+隔离墙将外延层分割成独立隔离岛，元器件做在隔离岛上实现电气隔离。隔离方法分类

双极型集成电路隔离方法主要有PN结隔离、介质隔离和PN结-介质混合隔离。传统沿用PN结隔离，超大规模集成电路常用先进PN结-介质混合隔离工艺。PN结隔离原理

P+隔离墙与N-隔离岛形成背靠背二极管，P+接低电位、N-接高电位时二极管反向偏置，利用反向截止特性实现电气隔离。双极型晶体管工艺

半导体制造工序隔离扩散后，去氧化层，生长0.5～0.8μm氧化层作基区扩散掩蔽膜，刻基区窗口，硼扩散并生长0.4μm二氧化硅膜作发射区掩蔽膜。

发射区光刻、发射区扩散光刻发射区和集电极欧姆接触窗口，进行N+发射区扩散，形成集电极N+区及互连和电极制备的氧化膜。

引线孔光刻、蒸铝及铝反刻氧化层刻引线孔，蒸铝后铝反刻形成互连导线及接触电极，最后合金处理优化接触电阻。双极型晶体管版图设计：划分隔离区以八输入端双极与非门电路版图设计为例，说明双极晶体管版图设计的基本原则

输入输出电平状态八输入与非门电路中，所有输入端高电平时输出低电平；至少一个输入端低电平时输出高电平。

隔离区划分及连接要求电路划分为6个隔离区：T1、T2、T5各1个，T3与T4共1个，T6和RB、RC共1个，R1、R2、R4、R5共1个。电阻岛接最高电位，隔离槽接最低电位。双极型晶体管版图设计：确定各元件的图形和尺寸多射极管T1的图形设计

双极型晶体管版图设计重点减小T1管反向电流增益，采用长脖子基区结构，可加肖特基二极管，控制反向漏电流，提升电路性能。

T1管图形尺寸设计针对多射极管特性，优化T1管图形尺寸，通过结构创新减小反向电流增益，确保电路高速稳定运行。双极型晶体管版图设计：确定各元件的图形和尺寸输出管T5的图形设计T5管图形设计主要考虑大电流容量、小集电极串联电阻，兼顾减小基极串联电阻的结面积。T2和T3管的图形设计T2管图形设计需减小面积以提高fT和减小Cc，采用单基极条结构；T3管工作电流约1.4mA，也采用相同单基极条结构。T4管的图形设计T4管发射区有效周长应长些，版图面积可适当小以减小尺寸，通常采用双基极结构，发射区有效周长取T5管一半左右。双极型晶体管版图设计：确定各元件的图形和尺寸T6管的图形设计T6管工作电流小，电流容量无特别要求。为减小面积，T6管连同RB、RC做在同一隔离岛，图中左为RC，右为RB。保护二极管的图形设计多射极管输入端保护二极管为单独二极管结构，由P型衬底与N型外延层、P+隔离槽与外延层间PN结构成。电阻的图形设计电阻条的宽度应根据最大工作电流和精确度要求进行设定，进而依据电阻值来确定其长度。双极型晶体管版图设计

画出布局草图确定管脚次序元件位置，划分隔离区，标出铝线走向位置，反复试排斟酌，画出电路布局草图。

绘制总图根据草图布局，将元件、铝线、压焊点等按正式尺寸和绘图规则绘制成总图，即电路版图，光刻掩模据此制备。PNP型晶体管版图设计

01PNP晶体管结构选择Bandgap核心模块PNP晶体管有1:8、1:15、1:16三种结构，常用1:8和1:16，设计需满足共质心匹配原则并保证周围环境一致。

02晶体管版图连接设计版图与原理图对应，每个晶体管6根金属线，除中间三管外其余右侧三根为dummy，通过打孔实现八个晶体管相互连接。

031：8结构设计说明图6.39展示晶体管1：8结构，“1”为单一晶体管单元，“8”为八个并联晶体管单元，用于Bandgap电路设计以实现正温度系数电压输出。带隙基准源芯片电路及版图设计04任务6.4带隙基准源芯片电路及版图设计带隙基准源原理利用双极晶体管正负温度系数，设计理想基准源，实现对电源电压和温度变化不敏感。带隙基准源应用广泛应用于模拟集成电路设计中，提供稳定基准电压和电流，确保电路性能不受温度影响。带隙基准源芯片电路设计

带隙基准源核心包含核心电路、差分对管输入及启动电路，确保电路稳定运行。

电路性能表现在1.8V至5V电源电压下，输出稳定在1.21V，显示良好电压与温度稳定性。带隙基准源芯片版图布局：差分对匹配运放设计的重要性运放是Bandgap电路基本模块，其设计影响电路性能，需精心设计；版图中输入差分对管布局重要，需匹配设计。差分对版图设计要点差分对版图采用双排共质心ABBA形式并加dummy，连线一致，孔间距相等，过孔数量大于2，电源线和地线覆盖程度相同，选用2、4、8、16数量管子匹配，12个管子且L值较大时做2排，整体面积长宽比例不超过3:1太多。带隙基准源芯片版图布局：电流镜匹配

电流镜图示说明电流镜的电路图如图6.47所示，对应的版图如图6.48所示带隙基准源芯片版图布局：电流镜匹配版图设计基本原则

电流镜版图设计基准管子居中，ABBA匹配加dummy，长镜两端打孔连metal，防poly误用，S/D端向一致，关键镜同cell，少数镜居中，善用开关管空间节面积。带隙基准源芯片版图设计与验证版图设计要点注意关键点，包括布局规划、信号完整性、电源完整性及热设计，确保电路性能和可靠性。设计验证通过DRC检查和LVS验证，确保版图设计符合制造规则，电路功能与设计一致。对称性和匹配性差分对晶体管用对称布局减失调电压；电阻交叉或叉指布局减梯度影响；BJT矩阵排列加dummy管提高匹配。元件布局与布线元件布局：关键元件远离噪声源，减少布线长度降寄生效应。布线优化：信号路径短，避免交叉干扰，用低电阻金属层减寄生电感电容。噪声抑制噪声抑制：添加保护环降低外部噪声影响，通过低通滤波优化电源抑制比减少电源噪声对基准电压的影响。知识梳理与总结

集成电路设计要点涵盖电阻、电容匹配，双极晶体管工艺，版图设计，强调带隙基准源布局。

版图设计核心重点介绍匹配技术，包括差分对管与电流镜子，提升电路性能稳定性。THEEND谢谢项目七：锁相环芯片设计

介绍288

锁相环（PhaseLockedLoop,PLL)）是一种把输出相位和输入相位相比较以稳定输出信号频率的负反馈控制系统，可广泛用于频率合成、数字电路时钟边沿同步、时钟恢复电路等领域。290锁相环分类：模拟锁相环；数模混合锁相环；全数字锁相环。291项目七教什么知识重点：1.锁相环的原理2.锁相环的基本版图结构3.较大规模模拟电路版图设计流程知识难点：1.较大规模版图设计的验证排错方法292项目七怎么学推荐学习方法——三结合法：1.电路与版图相结合2.规划和操作相结合3.

子模块与总芯片相结合必须掌握的技能：1.较大规模模拟电路版图设计思想和流程293项目七有哪些任务任务内容：任务7.1锁相环原理及顶层结构设计任务7.2锁相环电路设计与仿真任务7.3锁相环版图设计与验证ADF4368锁相环芯片介绍294

锁相环作用是让两个信号的“节奏”完全同步，比如让一个电路的输出信号和输入信号的频率、相位对齐。以生活中常见的应用举例，FM收音机调台时PLL帮你锁定电台频率，避免跑调；在4G/5G通信中，手机信号处理PLL生成精确的频率用于数据传输；在电脑主板上，时钟同步的PLL为CPU、内存等部件提供稳定的时钟信号，比如3.2GHz。296ADF4368锁相环芯片介绍：

ADF4368是一款集成电压控制振荡器(VoltageControlledOscillator，VCO)的高性能、超低抖动、整数N分频和小数N分频锁相环，可生成800MHz至12.8GHz范围内的任意频率，非常适合频率转换应用。297ADF4368的系统框图锁相环电路核心部分见红色标注通过分频器控制VCO产生目标频率锁相环芯片核心参数指标298

锁相环的核心参数指标及ADI公司的芯片ADF4368的指标数值范围介绍如下：输出频率频率范围，Outputfrequencyrange：800MHzto12.8GHz；参考输入频率，referenceinputfrequency：4GHz；③归一化带内相位本底噪声，Normalizedin-bandphasenoisefloor：

−239dBc/Hz，整数模式integer；

−237dBc/Hz，小数模式fractionalmode；④输入参考到输出的延时指标，Referencetooutputdelayspecifications：可调步进值Adjustmentstepsize:<1ps。锁相环工作原理301模拟电荷泵锁相环的核心结构如下：1、锁相环结构由相位比较器和电压控制振荡器两部分组成。模拟电荷泵锁相环的核心结构如下：2、信号输出通过反馈电路与输入信号在相位比较器进行比较，输出误差电压，误差电压驱动VCO调整输出频率；模拟电荷泵锁相环的核心结构如下：3、当VCO频率逐渐逼近输入信号时，系统进入锁定状态，通过闭环反馈持续微调相位，最终使输出信号与输入信号的频率、相位完全同步，实现动态跟踪与稳定输出。锁相环的工作过程分捕获与锁定两个阶段。

在捕获阶段，输入信号CLK_IN与VCO的输出信号CLK_OUT频率差较大，导致相位比较器的输出误差电压大，它调节VCO快速缩小两个信号的频率差，使两者进入可同步范围。当VCO频率接近输入信号后，PLL进入相位精确对齐的稳定状态，通过闭环反馈持续微调以维持同步，从而进入锁定阶段。芯片的自顶向下设计方法306大规模芯片设计一般采用自顶向下设计方法。

从整体目标出发逐步细化模块，通过层次化分解将复杂问题转化为可管理的子任务。

核心思想是:整体优先抽象分层迭代验证1、整体优先

整体优先是先定义系统的顶层功能和接口，再逐层向下分解为子模块；2、抽象分层

抽象分层是每层仅关注当前级别的功能，隐藏下层细节；3、迭代验证

迭代验证是每层设计完成后通过仿真/测试验证，确保与上层需求匹配。；锁相环各模块的输入输出

接口列表311模拟锁相环的结构示意框图根据锁相环的结构及信号连接关系，各模块的输入输出接口列表设计见下表。PFD模块IO接口列表序号端口名类型输入/输出说明1vdd供电电源1.8V2vss供电地0V3CLKREF时钟信号输入参考时钟4CLKFB时钟信号输入反馈时钟5ACK使能信号输入系统使能6EN使能信号输入模块使能7UP数字信号输出上拉电流控制8UPB数字信号输出上拉电流控制反相9DN数字信号输出下拉电流控制10DNB数字信号输出下拉电流控制反相PFD模块IO接口列表中的CLKREF对应锁相环结构框图的CLK_IN，CLKFB对应锁相环输出时钟反馈信号。根据锁相环的结构及信号连接关系，各模块的输入输出接口列表设计见下表。电荷泵（CP）模块IO接口列表中的UP/UPB和DN/DNB，分别是电荷泵的上拉电流和下拉电流的开关控制信号，IREF是输入参考电流，ICP是电荷泵输出电流。电荷泵（CP）模块IO接口列表序号端口名类型输入/输出说明1vdd供电电源1.8V2vss供电地0V3UP数字信号输入上拉电流控制4UPB数字信号输入上拉电流控制反相5DN数字信号输入下拉电流控制6DNB数字信号输入下拉电流控制反相7ENB使能信号输入模块使能8IREF电流输入参考电流9ICP电流输出电荷泵输出电流根据锁相环的结构及信号连接关系，各模块的输入输出接口列表设计见下表。低通滤波器（LP）模块IO接口列表中的输入是电流，输出是电压，LP的作用是将电荷泵电流从端口IN输入转换成输出模拟电压从端口OUT输出。低通滤波器（LP）模块IO接口列表序号端口名类型输入/输出说明1IN电流输入电荷泵电流2OUT模拟电压输出模拟电压3vss供电地0V根据锁相环的结构及信号连接关系，各模块的输入输出接口列表设计见下表。压控振荡器（VCO）模块IO接口列表的输入输出，低通滤波器的模拟电压从VIN端口输入，控制VCO振荡输出的同相时钟clk0_buf、反向时钟clk180_buf，同时引出另一个时钟CLK0作为输出反馈信号给PFD的输入端。压控振荡器（VCO）模块IO接口列表序号端口名类型输入/输出说明1vdd供电电源1.8V2vss供电地0V3VIN模拟电压输入控制电压4EN使能信号输入模块使能5clk0_buf时钟信号输出同相输出信号6clk180_buf时钟信号输出反相输出信号9CLK0时钟信号输出同相输出反馈信号创建符号图及顶层电路框图317一、以接口列表创建符号图的

操作过程318在设计软件中建立完对应Library后，开始创建symbol。在LibraryManager窗口的菜单栏，单击Fil