CN119447031A 半导体器件及其制作方法、存储系统 （长江存储科技有限责任公司）

本申请实施例公开了一种半导体器件及其方向邻接所述第一器件且沿第二方向延伸的第在所述第一切割道中与所述第一器件邻接的部2在晶圆内形成半导体结构，包括形成第一器件以在所述第一切割道中与所述第一器件邻接的部位形成沿所述第二方向延伸的阻挡结在所述环形结构内形成多个沿所述第二方向间隔排所述第一切割道沿所述第一方向的尺寸大于所述第二切割道沿确定所述多个预选切割尺寸中最大的所述预选切割尺寸根据所述第一目标尺寸设定所述第一切割道沿所述第一根据所述目标切割尺寸、所述晶圆尺寸和所述第一器件尺述第二方向上相邻两个所述第一器件之间通过方向的尺寸等于所述第一切割道沿所述第一方向上的第一目标尺寸与预设切割尺寸的差值的二分之一，所述预设切割尺寸等于所述第二切割道沿所述第二方向上的第二目标尺7.根据权利要求1至6任一项所述的半导体3尺寸等于所述第一切割道沿所述第一方向上的第一目标尺寸与预设切割尺寸的差值的二维存储器并用于控制所述三维存储器存储数据，所述三维存储器包括由如权利要求8至124[0007]在所述第一切割道中与所述第一器件邻接的部位形成沿所述第二方向延伸的阻5[0015]图2至图3为本申请一些实施例提供的一种半导体器件的制作工艺过程中结构示便沿着切割道对晶片进行切割得到独立的裸晶，再经过封装和测试等流程得到独立的芯6片。且将所有电性特征的TSK(Test_Key，测试键区)和工艺标记(MASK)等全部置于切割道向Y上相邻第一器件10之间形成间隔设置的阻挡结构20，这样可以防止第一切割道31出现方法的流程示意图，图2至图3为本申请一些实施例提供的一种半导体器件100的制作工艺[0037]在一些具体示例中，在所述第一切割道31中形成沿所述第二方向X延伸的阻挡结蚀工艺去除晶圆1上在第一方向Y与第一器件10邻接的部分，以形成在第一方向Y与第一器CVD)、物理气象沉积(Physicalvapordeposition，PVD)、等离子体增强化学气象沉积(Plasma_enhancedCVD，PECVD)、溅镀(Sputtering)、有机金属化学气象沉积(Metal_7organicemicalvapordeposition，MOCVD)及原子层沉积(Atomiclayerdeposition，[0041]在一些实施例中，由于在对相邻半导体器件101之间的第一切割道31进行切割时图3所示的阻挡结构20a沿第二方向进行刻蚀，形成多个在第一方向Y上邻接一个第一器件第一切割道31出现Crack(裂纹或断裂)扩散或者延展至第一器件10，从而有效阻挡裂纹的出后续进行刻蚀工艺形成的开槽21的位置，即沿第二方向X上开口在阻挡结构20的表面的或者干法刻蚀(Etching，ET)等工艺对阻挡结构20对应于第一掩膜层的开口的位置进行刻在阻挡结构20内形成多个沿所述第二方向X间隔排布且沿第一方8于多个开槽21的多个开口延第一方向Y进行刻蚀去除阻挡结构20中的部分而形成开槽21，并且沿第一方向Y刻蚀形成的开槽21不暴露出邻接的第一器件10。刻蚀的方法可以是干法通过将原本一条长条状的阻挡结构20设计成沿第二方向X上间隔排列设置开槽21，即沿第道31出现Crack(裂纹或断裂)扩散或者延展至与第一切割道31邻接的第一器件10，从而有[0048]在一些示例中，一个半导体结构101可以包括第一器件10和至少一个第一切割道那么该半导体结构101可以包括第一器件10和一个第一切割道31和一个第二切割道32。当101c和在第一方向Y上与半导体结构101c相邻的半导体结构101d可以共用一个第一切割道一半导体结构101a和在第二方向X上与半导体结构101a相邻的半导体结构101b可以共用一接所述第一器件10且沿所述第一方向Y延伸的第二切割道32，且所述第一切割道31沿所述第一方向Y的尺寸大于所述第二切割道32沿形成在所述第二方向X邻接所述第一器件10且在所述第一方向Y延伸的第二切割道32。其切割道31与第一器件10邻接，即在第一方向Y上第一器件10与至少一个第一切割道31相邻9[0054]S020、确定所述多个预选切割尺寸中最大的所述预选切割尺寸[0057]具体的，预选切割尺寸实际上是能够满足晶圆尺寸和第一器件预选切割尺寸包括第一切割道31沿所述第一方向Y上的第一预设尺寸，以及第二切割道32沿所述第二方向X上的第二预设尺寸。而目标切割尺寸是根据多个预选切割尺寸进行切割产生的有效的第一器件数量增大或者保持不变的一预设尺寸为60um至80um，预选切割尺寸中沿所述第二方向X上的第二预设尺寸为60um至[0062]假设预选切割尺寸中沿所述第二方向X上的第二预设尺寸为75um保持不变，如图10所示，预选切割尺寸中沿所述第一方向Y上的第一预设尺寸从72.5um至80um时有效75um，目标切割尺寸中的第一目标尺寸等于有效器件数量保持不变前提下第一方向Y上的[0063]假设预选切割尺寸中沿所述第一方向Y上的第一预设尺寸为75um保持不变，如图11所示，预选切割尺寸中沿所述第二方向X上的第二预设尺寸从72.5um至80um时有效器件80um，目标切割尺寸中的第一目标尺寸等于有效器件数量保持不变前提下第一方向Y上的[0064]在一些实施例中，所述目标切割尺寸包括沿所述第一方向Y上的第一目标尺寸D1[0067]在一些具体示例中，目标切割尺寸包括沿所述第一方向Y上的第一目标尺寸D1和切割道31沿所述第一方向Y上的尺寸，并将第二目标尺寸设定所述第二切割道32沿所述第过所述第一切割道31隔离，在所述第二方向X上相邻两个所述第一器件10之间通过所述第道31沿所述第一方向Y上的第一目标尺寸D1与预设切割尺寸L1的差值的二分之一，所述预设切割尺寸L1等于所述第二切割道32沿所述第二方向[0070]在一些具体示例中，如图3和图6所示，阻挡结构20沿所述第一方向Y的尺寸其中，L1为第二切割道32沿所述第二方向X上的第二目标尺第一方向Y上的第一目标尺寸D1为80um，并且第二目标尺寸即第二切割道32沿所述第二方[0072]在一些实施例中，所述晶圆1包括阵列晶圆(ArrayWafer)、CMOS晶圆(CMOS[0073]本申请选定的目标切割尺寸不仅仅使得切割后的有效器件数量增大幅度最大或出现Crack(裂纹或断裂)扩散或者延展至与第一切割道31邻接的第一器件10，从而有效阻[0076]阻挡结构20，所述阻挡结构20沿所述第二方向X延伸且位于所述第一切割道31中[0077]在一些实施例中，所述阻挡结构20包括多个沿所述第二方向X间隔排布且沿所述道31沿所述第一方向Y上的第一目标尺寸D1与预设切割尺寸L1的差值的二分之一，所述预设切割尺寸L1等于所述第二切割道32沿所述第二方向X上的[0081]在一些实施例中，所述晶圆1包括阵列晶圆(ArrayWafer)、CMOS晶圆(CMOS[0082]本申请实施例中的半导体器件100是采用上述半导体器件100的制作方法进行制作生产的，因此，本申请实施例中对于半导体器件100的结构和效果的具体描述参见上文器包括图2至图6对应实施例所述的半导体器件100，所述控制器用于控制所述存储器执行存储器320(3DNANDFlash)包括阵列存储结构321(Array)和外围电路322(Periphery[0089]以上对本申请实施例所提供的一种半导体器件100及其制作方法、存储器和存储