FPGA原理及应用期末考试题（含详细答案）

FPGA原理及应用期末考试题（含详细答案）考试说明：满分100分，考试时间120分钟，闭卷考试；题型包含选择题、填空题、简答题、编程题、综合分析题，答案详实适配课程考核评分标准。一、单项选择题（每题2分，共20分）1.FPGA的中文全称是（）A.可编程逻辑阵列B.现场可编程门阵列C.复杂可编程逻辑器件D.专用集成电路2.下列关于FPGA与MCU的区别，说法错误的是（）A.FPGA为并行执行架构，MCU为串行指令执行架构B.FPGA适合高速时序逻辑处理，MCU适合复杂算法控制C.FPGA程序运行依赖CPU指令调度D.FPGA硬件资源可灵活配置，MCU硬件结构固定3.VerilogHDL中，下列关键字可用于描述时序逻辑电路的是（）A.assignB.alwaysC.wireD.parameter4.FPGA基本可编程逻辑单元不包含以下哪种结构（）A.查找表（LUT）B.触发器（FF）C.运算放大器D.多路选择器5.下列信号类型中，可在always块内部被赋值的是（）A.wireB.regC.inputD.output（wire型）6.FPGA配置文件的后缀名（以Xilinx平台为例）是（）A..txtB..bitC..docD..v7.时序逻辑电路设计中，建立时间（SetupTime）是指（）A.时钟信号到来前，数据稳定保持的最小时间B.时钟信号到来后，数据稳定保持的最小时间C.电路上电初始化的时间D.信号传输的最大延迟时间8.下列语句中，属于组合逻辑描述的是（）A.always@(posedgeclk)B.assigny=a&b;C.always@(posedgerst)D.reg[3:0]cnt;9.FPGA中BRAM的主要作用是（）A.实现逻辑运算B.存储数据、缓存信号C.驱动外设D.生成时钟信号10.同步复位与异步复位的核心区别是（）A.复位信号电平高低不同B.复位是否依赖时钟信号C.复位响应速度不同D.复位优先级不同二、填空题（每空1分，共15分）1.FPGA的核心架构主要由________、________、可编程布线资源和IOB输入输出模块组成。2.VerilogHDL中，基本数据类型分为________和________两种。3.时序逻辑电路必须包含________和________，具备记忆功能，可实现计数、分频等功能。4.时钟分频设计中，偶数分频采用________方式实现，奇数分频需要结合________和边沿采样实现。5.FPGA设计的基本流程分为：需求分析、________、代码编写、________、综合、布局布线、________、板级调试。6.阻塞赋值符号为________，非阻塞赋值符号为________，时序逻辑电路必须使用________赋值。7.锁存器是________电平触发，触发器是________边沿触发。三、简答题（每题7分，共35分）1.简述FPGA相较于传统单片机的核心优势，列举3点并简要说明。2.详细说明阻塞赋值和非阻塞赋值的区别，以及各自的适用场景。3.什么是亚稳态？简述亚稳态产生的原因及常用解决方法。4.简述同步复位和异步复位的优缺点，以及工程中的选用原则。5.说明FPGA中LUT（查找表）的工作原理，以及为什么LUT可以实现任意组合逻辑函数。四、编程设计题（每题10分，共10分）使用VerilogHDL编写一个二分频电路，要求：系统时钟50MHz，高电平有效同步复位，输出分频后的时钟信号，代码规范、注释完整，可直接综合运行。五、综合分析题（每题20分，共20分）现有FPGA数字计数系统设计需求：设计一个4位二进制加法计数器，具备同步高电平复位、计数使能功能，时钟为50MHz，计数器计数范围0~15，计数溢出后自动归零。要求：1.画出电路逻辑框图；2.编写完整Verilog代码；3.简要说明电路工作原理及时序特性。参考答案及详细解析一、单项选择题答案及解析1.B解析：FPGA（FieldProgrammableGateArray）现场可编程门阵列；A为PLA，C为CPLD，D为ASIC。2.C解析：FPGA为硬件并行逻辑架构，无CPU指令调度机制，完全依靠硬件布线和逻辑单元实现功能。3.B解析：always块用于时序、组合逻辑过程描述；assign用于连续赋值（组合逻辑），wire、parameter为定义关键字。4.C解析：FPGA基本逻辑单元由LUT、触发器、多路选择器、进位链组成，无运算放大器。5.B解析：reg型变量可在always、initial过程块中赋值；wire型变量仅支持连续赋值。6.B解析：.bit是FPGA固化配置文件；.v为Verilog源代码文件，.txt、.doc为普通文本文件。7.A解析：建立时间Tsu：时钟有效沿到来前，数据必须稳定的最小时间；保持时间Thd：时钟有效沿到来后，数据必须稳定的最小时间。8.B解析：assign连续赋值语句专属组合逻辑，无时钟、无记忆功能。9.B解析：BRAM（块随机存储器）是FPGA专用存储资源，用于数据缓存、存储查找表参数等。10.B解析：同步复位必须等待时钟有效沿触发复位，异步复位无需时钟，立即响应复位信号。二、填空题答案1.可编程逻辑单元（CLB）、可编程存储单元（BRAM）2.wire（线网型）、reg（寄存器型）3.触发器、时钟信号4.计数器累加翻转、高低电平分别计数5.模块设计、功能仿真、时序仿真6.=、<=、非阻塞（<=）7.电平、边沿三、简答题详细答案1.FPGA相较于单片机的核心优势（1）并行处理能力强：单片机为串行指令执行，同一时刻仅能执行一条指令；FPGA通过硬件逻辑并行布线，可同时运行多个独立逻辑模块，适合高速、多通道并行数据处理场景。（2）硬件可重构、灵活性高：FPGA无固定硬件架构，可通过修改代码重新配置硬件逻辑，适配不同功能需求，无需更换硬件电路，迭代成本低。（3）实时性、时序精度高：单片机存在指令执行延迟、中断响应延迟；FPGA逻辑直接映射为硬件电路，信号响应无软件延迟，时序精度可达纳秒级，适合高速时序控制、信号采集场景。2.阻塞赋值与非阻塞赋值区别及适用场景（1）核心区别：阻塞赋值（=）执行时会阻塞后续语句，顺序执行，当前语句执行完毕后才会执行下一句；非阻塞赋值（<=）并行执行，所有赋值语句同时触发，不阻塞后续代码。（2）适用场景：组合逻辑电路（assign、always@(*)）必须使用阻塞赋值，保证逻辑实时输出；时序逻辑电路（always@(时钟边沿)）必须使用非阻塞赋值，避免时序竞争、冒险问题，保证电路时序稳定。3.亚稳态的定义、成因及解决方法（1）定义：触发器采样数据时，若输入数据不满足建立时间和保持时间要求，触发器输出会处于不确定的中间电平，无法稳定为0或1，该状态即为亚稳态。（2）产生原因：异步信号跨时钟域传输、信号输入抖动、时钟与数据相位不匹配，导致采样时刻数据不稳定。（3）解决方法：采用两级触发器打同步、增加输入延时约束、使用专用跨时钟域处理IP核、降低信号传输速率。4.同步复位与异步复位优缺点及选用原则（1）同步复位：复位信号仅在时钟有效沿生效。优点：时序稳定、无亚稳态风险、便于时序约束；缺点：复位响应存在最大一个时钟周期的延迟，断电复位响应慢。（2）异步复位：复位信号立即生效，无需等待时钟。优点：响应速度快，上电可立即完成系统复位；缺点：复位信号易产生亚稳态，时序分析难度高。（3）选用原则：高速时序、高精度时序设计优先选用同步复位；系统上电复位、紧急复位场景优先选用异步复位。5.LUT查找表工作原理及逻辑实现原理（1）工作原理：LUT本质是一块小型只读存储器，N输入LUT会预先存储所有N位输入组合对应的输出结果。当输入信号接入LUT端口时，输入值作为地址，直接读取存储器中对应的输出数据，完成逻辑运算。（2）通用逻辑实现原理：N位输入共有2^N种输入组合，LUT可对每一种组合自定义输出电平，因此可以覆盖所有可能的布尔逻辑表达式，理论上可实现任意N输入单输出的组合逻辑函数。四、编程设计题参考答案（二分频电路）verilog

//50MHz时钟二分频模块，同步高电平复位

moduleclk_div2(

inputwireclk,//系统输入时钟50MHz

inputwirerst_n,//同步高电平复位

outputregclk_out//二分频输出时钟25MHz

);

//时序逻辑：时钟上升沿触发，同步复位

always@(posedgeclk)begin

if(rst_n)begin//复位有效，输出清零

clk_out<=1'b0;

end

elsebegin//时钟翻转，实现二分频

clk_out<=~clk_out;

end

end

endmodule代码解析：采用同步时序设计，每个时钟上升沿翻转输出电平，实现2倍分频；高电平复位时强制输出低电平，电路结构简洁，无毛刺，可直接综合部署。五、综合分析题参考答案1.电路逻辑框图：外部时钟输入→同步复位模块→计数使能判断模块→4位寄存器计数模块→输出计数结果（0~15），溢出自动归零。2.完整Verilog代码verilog

//4位同步加法计数器，同步高电平复位、带计数使能

modulecnt4_bit(

inputwireclk,//50MHz系统时钟

inputwirerst_n,//同步高电平复位

inputwireen,//计数使能，1有效

outputreg[3:0]cnt_out//4位计数输出

);

//同步时序逻辑实现计数

always@(posedgeclk)begin

if(rst_n)begin//复位有效，计数器清零

cnt_out<=4'd0;

end

elseif(en)begin//使能有效，正常计数

if(cnt_out==4'd15)//计数溢出，归零

cnt_out<=4'd0;

else

cnt_out<=cnt_out+4'd1;//加法计数

end

elsebegin//使能无效，保持当前数值

cnt_out<=cnt_out;

end

end

endmodule3.工作原理及时序特性说明（1）工作原理：电路采用同步时序设计，所有逻辑均在时钟上升沿触发。复位信号高电平时，计数器强制清零；复位无效时，若使能信号为高，计数器每个时钟周期加1，计数至15后自动归零循环；使能信号为低时，计数器保持当前数值不变。（2）时序特性：同步设计无亚稳