常用时序逻辑功能器件课件2

計數器在數字電路中，能夠記憶輸入脈衝個數的電路。計數器概述

定義

分類（1）按計數的功能分加法計數器減法計數器可逆計數器（又稱加/減計數器）基本功能——統計時鐘脈衝的個數，即實現計數操作。

功能其他功能——可用於分頻、定時、產生節拍脈衝等。（3）按計數的數制分二進位計數器十進位計數器不規則計數器（又稱任意進制計數器）（2）按計數的進制方式分同步計數器非同步計數器（又稱並行計數器或電位計數器）（又稱串行計數器或行波計數器）計數器概述74LS161/163—4位二進位同步加法計數器一．74LS161的邏輯簡圖及功能ETEPRDLDRCOCPABCDQAQBQCQD時鐘脈衝（上升沿有效）非同步清零端（低電平有效）同步預置數控制端（低電平有效）數據輸入端輸出端計數（使能）控制端（高電平有效）進位輸出端清零預置使能時鐘預置數據輸入輸出RDLDEPETCPABCDQAQBQCQD0××××××××000010××ABCDABCD1101×××××保持（全保持）11×0×××××保持（但RCO=0）1111××××計數74LS161功能表①RD=0時非同步清零。②RD=1、LD=0，且有CP上升沿作用時，同步並行預置數。③RD=LD=1且EP=ET=1時，按照4位自然二進位碼進行同步二進位計數。④RD=LD=1且EP·ET=0時，計數器狀態保持不變。74LS161是由4個邊沿結構的JK觸發器構成，可以實現4位二進位計數或者1位十六進制計數。RCO=ET∙QA∙QB∙QC∙QD74LS161的引腳排列圖74LS163和74LS161功能上基本相同，也同樣可以實現4位二進位計數或者1位十六進制計數；二者的邏輯簡圖和引腳排列圖相同；不同之處是：74LS163採用同步清零方式，

74LS161採用非同步清零方式。二．74LS163的功能與74LS161相比較而言：74LS160/162—同步十進位加法計數器74LS160採用非同步清零方式，74LS162採用同步清零方式。

相同之處：74LS160、74LS162的引腳排列圖、邏輯 功能示意圖與74LS161、74LS163相同；

不同之處：74LS160和74LS162是十進位同步加法計 數器，【計數過程】 而74LS161和74LS163是4位二進位（或1位 十六進制）同步加法計數器。區別:74LS193—雙時鐘4位二進位同步可逆計數器

RD－非同步清零端， 高電平有效；

CPU－加法計數脈衝輸入端

CPD－減法計數脈衝輸入端

A～D－並行數據輸入端；

QA～QD－計數器狀態輸出端；

CO－進位脈衝輸出端；

BO－借位脈衝輸出端；

LD－非同步置數端， 低電平有效；多個74LS193級聯時，只要把低位的CO端、BO端分別與高位的CPU、CPD連接起來，各個晶片的RD端連接在一起，LD端連接在一起，就可以了。清零預置時鐘預置數據輸入輸出RDLDCPUCPDABCDQAQBQCQD1×××××××000000××ABCDABCD01↑1××××加計數011↑××××減計數RD=1時，非同步清零；RD=0，LD＝0時，非同步預置數；在RD＝0，LD=1的條件下，作加計數時，令CPD=1，計數脈衝從CPU輸入；作減計數時，令CPU＝1，計數脈衝從CPD輸入。74LS193的引腳排列圖第7章74LS290－非同步十進位計數器74LS290>CP0>CP1R9(1)R9(2)R0(1)R0(2)QAQBQCQD

邏輯簡圖及功能複位輸入端置位輸入端複位輸入置位輸入時鐘輸出R0(1)R0(2)R9(1)R9(2)CPQAQBQCQD110××000011×0×0000××11×10010×0×↓計數0××0↓計數×00×↓計數×0×0↓計數

當R0(1)=R0(2)=1，且R9(1)∙R9(2)=0時：輸出被直接置零；當R9(1)=R9(2)=1時：輸出被直接置9；當R0(1)∙R0(2)=0和R9(1)∙R9(2)=0時：在CP下降沿的作用下實現二－五－十進位加計數。直接置零直接置9實現二－五－十加計數0174LS290的引腳排列圖及實際晶片形狀（a）引腳排列圖（b）實際晶片形狀R9(2)R9(1)R0(2)R0(1)QAQDQBQC計數器小結計數器是一種應用十分廣泛的時序電路，除用於計數、分頻外，還廣泛用於數字測量、運算和控制，從小型數字儀錶，到大型數字電子電腦，幾乎無所不在，是任何現代數字系統中不可缺少的組成部分。計數器可利用觸發器和門電路構成。但在實際工作中，主要是利用集成計數器來構成。在用集成計數器構成N進制計數器時，需要利用清零端或置數控制端，讓電路跳過某些狀態來獲得N進制計數器。【即用已有集成計數器構成任意進制計數器，將在下面重點講解！】寄存器小結移位寄存器7．2寄存器和移位寄存器寄存器概述基本寄存器返回寄存器概述

定義在數字電路中，用來存放二進位數據或代碼的電路稱為寄存器。

組成原理寄存器是由具有存儲功能的觸發器組合起來構成的。∵一個觸發器可以存儲1位二進位代碼，∴存放n位二進位代碼的寄存器，需用n個觸發器來構成。數據可以在移位脈衝作用下依次逐位右移或左移。

按功能分類（1）基本寄存器（2）移位寄存器只能並行送入數據，需要時也只能並行輸出。數據傳輸方式可見，它十分靈活，因此用途也很廣。

並行輸入、並行輸出

串行輸入、串行輸出

並行輸入、串行輸出

串行輸入、並行輸出（1）清零。CR=0，非同步清零。即有：（2）送數。CR=1時，CP上升沿送數。即有：（3）保持。在CR=1、CP上升沿以外時間，寄存器內容將 保持不變。返回併入並出（一）單向移位寄存器【以4位右移移位寄存器為例】並行輸出時鐘方程：驅動方程：狀態方程：功能表：溢出了實現右移1位單向移位寄存器具有以下主要特點：單向移位寄存器中的數碼，在CP脈衝操作下，可以依次右移或左移。n位單向移位寄存器可以寄存n位二進位代碼。n個CP脈衝即可完成串行輸入工作，此後可從Q0～Qn-1端獲得並行的n位二進位數碼，再用n個CP脈衝又可實現串行輸出操作。若串行輸入端狀態為0，則n個CP脈衝後，寄存器便被清零。（二）集成雙向移位寄存器74LS19474LS194的邏輯簡圖及功能RDS1S0QAQBQCQDABCD非同步清零輸入端

串行右移輸入端串行左移輸入端控制輸入端4位並行輸入端它們的狀態組合可以完成4種控制功能。控制端S1、S0的邏輯功能引腳排列圖RDS1S0CPRDS1S0CP序號清零RD輸入輸出控制信號串行輸入時鐘脈衝CP並行輸入QDQCQBQAS1S0左移DSL右移DSRDCBA10×××××××××000021××××1(0)××××QDnQCnQBnQAn3111××↑DCBADCBA41101×↑××××1QDnQCnQBn51100×↑××××0QDnQCnQBn6101×1↑××××QCnQBnQAn17101×0↑××××QCnQBnQAn08100×××××××QDnQCnQBnQAn第1行：寄存器非同步清零；第2行：當RD=1,CP=1(或0)時，保持；第3行：並行輸入同步預置數；第4、5行：串行輸入左移；第6、7行：串行輸入右移；第8行：保持狀態。寄存器小結寄存器是用來存放二進位數據或代碼的電路，是一種基本時序電路。任何現代數字系統都必須把需要處理的數據和代碼先寄存起來，以便隨時取用。寄存器分為基本寄存器和移位寄存器兩大類。基本寄存器的數據只能並行輸入、並行輸出。移位寄存器中的數據可以在移位脈衝作用下依次逐位右移或左移，數據可以並行輸入、並行輸出，串行輸入、串行輸出，並行輸入、串行輸出，串行輸入、並行輸出。寄存器的應用很廣，特別是移位寄存器，不僅可將串行數碼轉換成並行數碼，或將並行數碼轉換成串行數碼，還可以很方便地構成移位寄存器型計數器和順序脈衝發生器等電路。【可以在課後自行查閱相關資料】7．3用集成計數器構成任意進制計數器第7章片與片之間級聯構成更多位計數器回饋置數法（單片集成計數器實現）構成原理敘述回饋清零法（單片集成計數器實現）返回74LS161/74LS163正常計數時的狀態轉換圖：實際晶片形狀：每記錄16個狀態後回0第7章74LS160/74LS162正常計數時的狀態轉換圖：實際晶片形狀：每記錄10個狀態回074LS160/74LS162正常計數時的狀態轉換圖：實際晶片形狀：&&&≥1SR1J1K>C1R1K1J>C1≥1R1K1J>C11JS>C1R1KR9(1)R9(2)R0(1)R0(2)CP0CP1QAQBQCQDFFAFFBFFCFFDQAQBQCQD74LS290計數過程分析74LS290的內部邏輯圖&&&≥1SR1J1K>C1R1K1J>C1≥1R1K1J>C11JS>C1R1KR9(1)R9(2)R0(1)R0(2)CP0CP1QAQBQCQDFFAFFBFFCFFDQAQBQCQD74LS290計數過程分析74LS290的內部邏輯圖Step1：

寫出各觸發器的時鐘脈衝方程

FFA：CPA=CP0

（時鐘源：CP0：1→0）

FFB：CPB=CP1

（時鐘源：CP1：1→0）&&&≥1SR1J1K>C1R1K1J>C1≥1R1K1J>C11JS>C1R1KR9(1)R9(2)R0(1)R0(2)CP0CP1QAQBQCQDFFAFFBFFCFFDQAQBQCQD74LS290計數過程分析74LS290的內部邏輯圖Step1：

寫出各觸發器的時鐘脈衝方程

FFA：CPA=CP0

（時鐘源CP0：1→0）

FFB：CPB=CP1

（時鐘源：CP1：1→0）

FFC：CPC=QB

（FFB輸出QB：1→0）

FFD：CPD=CP1

（時鐘源：CP1：1→0）&&&≥1SR1J1K>C1R1K1J>C1≥1R1K1J>C11JS>C1R1KR9(1)R9(2)R0(1)R0(2)CP0CP1QAQBQCQDFFAFFBFFCFFDQAQBQCQD74LS290計數過程分析74LS290的內部邏輯圖Step1：

寫出各觸發器的驅動方程

FFA：JA=KA=1 FFB：JB=QDn KB=1 FFC：JC=KC=1 FFD：JD=QBnQCn KD=1Step2：寫出各狀態方程QAn+1=QAn

(CP0:1→0)QBn+1=QDnQBn

(CP1:1→0)QCn+1=QCn

(QB:1→0)QDn+1=QBnQCnQDn( CP1:1→0)當輸入輸出不同時，該計數器可以分別記錄二－五－十進位，具體設置如下：狀態方程：Step3：列出狀態表（1）當計數脈衝由CP0輸入，輸出由QA端引出時

→對應二進位計數器∵只對應一個觸發器FFA，且∴為二進位計數器狀態方程：（2）當計數脈衝由CP1輸入，輸出由QB~QD端引出時

→對應非同步五進制加計數器QDnQCnQBnCPB=CPD=CP1CPC=QBQDn+1QCn+1QBn+1000↓0001001↓↓010010↓0011011↓↓100100↓0000五進制計數（3）當QA與CPB相連，計數脈衝由CP0輸入，輸出由 Q