《智能仪器设计基础》课件 第5章 数据转换电路设计1

第5章数据转换电路设计智能仪器设计基础1第5章智能仪器设计·教学课件ADC/DAC：模拟世界与数字世界之间的桥梁本章学习问题地图导读

模数与数模转换及电路设计01采样保持为什么转换期间信号要"冻住"？02ADC五种类型Flash/双积分/SAR/Σ-Δ/流水线怎么选？03ADC参数分辨率、采样率、INL/DNL、ENOB看什么？04输入方式与接口单端/差分、并行/串行怎么连MCU？05DAC原理及接口设计电阻串/R-2R/权电流/CDAC各适合什么？06数字电位器它和机械电位器有什么不同？目录第5章数据转换电路设计5.1A/D转换与采样保持器 5.1.1A/D转换器 5.1.2采样/保持电路 5.1.3集成采样/保持器 5.1.4采样/保持器的主要参数 5.2A/D转换器类型 5.2.1并行比较型ADC 5.2.2双积分型A/D转换器 5.2.3逐次比较型A/D转换器SAR5.2.4Σ-Δ(sigma-delta)型A/D转换器5.2.5流水线（Pipeline）型A/D转换器 5.3A/D转换器的主要参数 5.4A/D转换器的模拟输入信号分类 5.5A/D转换器与微控制器接口设计 5.5.1并行输出ADC与微控制器的接口 5.5.2串行输出ADC与微控制器的接口

5.6D/A转换器原理 5.6.1D/A转换器概述 5.6.2D/A转换器原理 5.6.3D/A转换器的主要参数5.7D/A转换器与微处理器的接口5.7.1串行接口DAC与微控制器的连接5.7.2并行接口DAC与微控制器的连接5.8数字电位器习题530概述

数据转换电路包括模拟量到数字量转换电路(简称为模数转换电路)和数字量到模拟量转换电路（简称为数模转换电路)，完成相应转换过程的芯片分别称为模数（A/D）转换器（ADC，AnalogtoDigitalConverter）和数模（D/A）转换器(DAC，DigitaltoAnalogConverter）。

A/D转换器的作用是将时间连续、幅值也连续的模拟信号转换为时间离散、幅值也离散的数字信号，A/D转换一般要经过取样、保持、量化及编码4个过程。在实际电路中，这些过程有的是合并进行的，例如，取样和保持，量化和编码往往都是在转换过程中同时实现的

。不同的量化和编码过程，产生了原理不相同的A/D转换器，对应的特点有所差别，应用时也要注意其不同之处。

D/A转换器需要将计算机能够处理的二进制形式的离散数字信号转换成为随时间变化的模拟量。根据转换原理的不同，也有不同类型的D/A转换器。

本章主要介绍A/D转换器和D/A的原理与接口电路设计方法。45.1.1

A/D转换器

A/D转换器(ADC)将模拟量转换为数字量，模拟量可以是电压、电阻、电流、时间等参量，但在一般情况下，模拟量指的是电压。A/D转换器将连续变化的模拟信号转换为离散的数字信号。转换是在选定的瞬间对输入模拟信号进行取样，然后把取样的信号转换为数字量，连续转换时是在周期性脉冲控制下进行取样和转换，如图5-1（a）所示。图5-1（b）给出的是N=3位的A/D转换器对V=5V电压进行转换的示意图。数字量变化1，代表的电压大小为Δ=5V/N2，Δ为最大量化误差。由于N=3比较小，因此数字量变化1表示的模拟电压范围较大，误差也较大。目前常用的A/D转换器的位数在8-24位之间，当位数比较大时，误差就非常小，如对24位A/D转换器，Δ=5V/224=0.0000298V。5

(a)在时刻ti对信号进行采样

(b)模拟量到数字量的转换图5-1A/D转换器从模拟量到数字量的转换5.1.2

采样/保持电路

采样保持（S/H：SamlpeandHold）电路又称为采样保持放大器。当对模拟信号进行A/D转换时，需要一定的转换时间，在这一转换时间内，模拟信号要保持基本不变，这样才能保证转换精度，实现这一功能的电路称为采样保持电路。另外如果需要对多路信号进行同步A/D转换，也需要在同一时刻对多路信号进行采样保持，然后可以分时进行转换，达到同步采样的目的。

采样保持电路的原理是通过一个开关将被转换的信号，接入到一个电容上（称为采样保持电容），当电容上的电压与被转换的电压相等时，断开开关，这一过程称为采样(Samlpe)。采样电容还与一个高输入电阻的电压跟随器相连，使电容上的电压在转换时间内可以保持不变，这一过程称为保持（Hold），跟随器的输出电压送入ADC进行转换。6图5-2采样保持电路原理5.1.3集成采样/保持器

虽然多数ADC内部集成了采样保持器，简化了数据采样电路的设计，但也有单独的采样保持器芯片，在一些特殊应用中可以采用集成的采样保持器。将采样/保持电路及元件集成在一块芯片上，构成了集成采样保持器。集成采样保持器芯片类型并不多。

典型的是TI公司的LF198/298/398，ADI公司的AD781/783等。LF198/298/398三种芯片的原理相同，参数有所差异。

如图5-3为LF398的引脚和内部原理图。各引脚端的功能如下：1和4脚分别为VCC和VEE电源端。电源电压范围为±5V～±15V；2脚为失调调零端，当输入Vi=0，且在逻辑输入为1采样时，可调节2端使Vo=0；3脚为模拟量输入端；5脚为输出端；6脚为接采样保持电容CH。一般在100pF-0.1μF之间；7脚为逻辑基准电压输入端；8脚为逻辑输入控制端。该端电平为“1”时采样，为“0”时保持；75.1.3集成采样/保持器

LF398内部电路原理如图5-3所示。输入信号连接内部放大器A1，起到电压跟随器的作用，其输入电阻非常高，达10GΩ量级，可以极大地减小对采样信号的影响。A1的高输入阻抗和低输出阻抗，使采样保持电容CH能快速充电和放电，放大器A2在采样保持电容和输出端之间起缓冲作用。开关S在指令控制下通断，对采样电容CH充电或放电，开关S通常使用FET开关或MOSFET开关。

当8端为“1”时，使LF398内部开关闭合，此时A1和A2构成电压跟随器，所以，Vo=Vi，并快速充电到Vi，电压跟随器A2输出的电压等于CH上的电压。8

图5-3LF398引脚功能与内部原理5.1.3集成采样/保持器

LF398的典型电路设计如图5-4所示。2脚接lkΩ电位器，用于调节漂移电压，7脚接地，8脚接控制信号。当控制信号大于阈值电压1.4V时，LF398处于采样状态，当控制信号为低电平时，处于保持状态。6脚外接保持电容，保持电容可选用漏电流小的聚苯乙烯电容、云母电容或聚四氟乙烯电容，其数值直接影响采样时间及保持精度。增加保持电容CH的容量可提高精度，但会使采样时间加长。因此当精度要求不高（±1%)而速度要求较高时，CH应取较小的值，可小至100pF。当精度要求高(士0.01%)，如与12位A/D相配合时，为减小下降误差和千扰，可取CH=1000pF。95.1.3集成采样/保持器

LF398的典型电路设计如图5-4所示。2脚接lkΩ电位器，用于调节漂移电压，7脚接地，8脚接控制信号。当控制信号大于阈值电压1.4V时，LF398处于采样状态，当控制信号为低电平时，处于保持状态。6脚外接保持电容，保持电容可选用漏电流小的聚苯乙烯电容、云母电容或聚四氟乙烯电容，其数值直接影响采样时间及保持精度。增加保持电容CH的容量可提高精度，但会使采样时间加长。因此当精度要求不高（±1%)而速度要求较高时，CH应取较小的值，可小至100pF。当精度要求高(士0.01%)，如与12位A/D相配合时，为减小下降误差和千扰，可取CH=1000pF。10

图5-4LF398的典型电路设计5.1.4采样/保持器的主要参数

（1）捕捉时间以(AcquisitionTime)：当采样/保持器从保持状态转到跟踪状态时，采样/保持器的输出从保持状态的值变到当前的输入值所需的时间。（2）孔径时间tAP(ApetureTime)：保持指令发出瞬间到模拟开关有效切断所经历的时间。模拟开关从闭合到完全断开需要一定的时间，当接到保持指令时，采样/保持器的输出并不保持在指令发出瞬时的输人值上，而是跟随输入变化一段时间。（3）孔径不定时间ΔtAP(ApertureJitter)：孔径时间的变化范围，即孔径时间不是恒定的，而是在一定范围内随机变化的。开关断开时，CH上的值不稳定，在tAP后，输出还有一段波动，经过一段稳定时间(tST）后才保持稳定。为了准确量化，应在发出保持指令后延迟一段时间(延迟时间大于等于稳定时间），再启动A/D转换。（4）孔径误差：采样/保持器实际保持的输出值与理想输出值之差。（5）保持电压的下降速度：在保持状态下，由于保持电容器存在电荷的泄漏而使保持电压下降，在集成芯片中，通常用泄漏电流来表示，也可用电压下降率来表示。115.2A/D转换器类型

根据A/D转换的原理，可以分为并行比较型、双积分型、逐次比较型、Σ-Δ型和Pipeline型几种，以下分别介绍它们的工作原理。5.2.1并行比较型ADC

并行比较型ADC又称为Flash（快速）型ADC，是速度最快的ADC。20世纪80年代广泛应用于数字视频中，其位数一般在8位以下，但采集速率比较高，可以达到数百MHz以上。并行比较型的ADC由于采用了大量电阻分压和比较器，位数不能太高，要达到较高速度，每个比较器就必须以相对较高的功耗运行，因此并行比较ADC的分辩率较低，功耗较大，近年来应用较少。但经过改造后的并行比较ADC为流水线（Pipeline）型或分级型ADC，被广泛应用，目前高速型（采样率大于10MSPS）的ADC多采用这种流水线型ADC，后边一小节介绍其特点和应用。以下以3位并行比较型ADC为例，说明这种ADC的原理。12

如图5-5为3位并行比较型A/D转换器原理电路，它由电阻分压器、电压比较器、寄存器及优先编码器组成，对N位ADC需要电阻个数为2N，比较器的个数为2N-1。

图中的8个电阻将参考电压VREF分成8个等级，其中7个等级的电压分别作为7个比较器C1～C7的参考电压，其数值分别为VREF/16、3VREF/16…、13VREF/16。输入电压为Vi，它的大小决定各比较器的输出状态，如当0≤Vi≤VREF/16时，C1～C7的输出状态都为0；当3VREF/16≤Vi≤5VREF/16时，比较器C1和C2的输出CO1=CO2=1，其余各比较器的输出均为0。根据各比较器的参考电压值，可以确定输入模拟电压值与各比较器输出状态的关系。比较器的输出状态由D触发器存储，经优先编码器编码，可以得到数字量输出d2d1d0，即为ADC的转换结果。5.2.1并行比较型ADC13

3位并行比较型A/D转换器原理电路5.2.1并行比较型ADC14图5-5并联比较型ADC原理图

并行比较型ADC的特点：（1）由于转换是并行的，其转换时间只受比较器、触发器和编码电路延迟时间的限制，因此转换速度很快。（2）随着分辨率的提高，元件数目按几何级数增加，一个N位转换器，所用比较器的个数为2N-1，如8位的并行A/D转换器需要28-1=255个比较器。由于位数愈多，电路愈复杂，因此制成分辨率较高的集成并行A/D转换器比较困难。（3）精度取决于分压网络和比较电路。（4）动态范围取决于VREF。目前单片集成并行比较型ADC的产品不多，早期的一些产品如AD公司的AD9020（10位，60MSPS）、AD9060（10位，75MSPS）等都均已停产。5.2.1并行比较型ADC15

双积分型A/D转换器属于电压-时间转换（V-T）型，将模拟电压信号转换为脉冲信号，脉冲宽度与电压幅度成正比，利用记数器记录脉冲宽度，从而将模拟电压转换为数字量。其原理是将模拟电压Vi接入到RC积分电路，在固定时间T1内进行积分（定时积分），即对电容进行充电，定时积分结束后，电容二端的电压Vo与Vi成正比。然后将参考电压-Vref接入到积分电路，进行反向积分（实质是积分电容放电），经过时间T2，积分电容上的电压降为零，通过电压比较器输出信号控制记数器停止记数，利用它们之间的比例关系可以得到Vi的数字量输出。一般电路只需要提供Vref，可以通过一定的电路将Vref转换为-Vref（类似于极性反转电荷泵，见第3章）。

双积分型A/D转换器电路主要由开关阵列、缓冲器、积分器、比较器、计数器、和标准电压源等构成。电路原理图5-6所示。Vi为被转换电压，Vref为参考电压，START为启动信号。5.2.2

双积分型A/D转换器16

转换前所有的开关均断开，转换过程由START信号控制，启动后经过三个阶段完成一次转换。第一阶段完成调零和对Cref充电，逻辑电路控制开关S5接通，使积分电容C1充分放电，完成调零。同时S1和S3接通，基准电压源Vref对电容Cref进行充电，完成后S5、S1、S3断开，此时Cref上电压为Vref。第二阶段S6、S4接通，Vi通过缓冲器进入由电阻R1、电容C1和运算放大器A构成的积分器(第一次积分)，同时启动记数器记数，当记数时间T1到时，断开S6，第一次积分结束。第三阶段接通S2、S4，这时Cref上的电压为-Vref(因为原来充电时的正输入端，被开关S2接地，则另一端输电压相对地为-Vref)，通过缓冲器接到积分器，进行第二次积分（相当于通过-Vref使积分电容C1放电），当积分到电压为零时，比较器上的电压反转，控制记数器停止记数，并断开开关S2和S4，这时记数器的输出N与Vi成正比，通过一定的参数选择或经过简单的计算即可得到输入电压的数字量输出。5.2.2

双积分型A/D转换器17

双积分型A/D转换器内部原理5.2.2

双积分型A/D转换器18

双积分型A/D转换器内部原理5.2.2

双积分型A/D转换器19图5-6双积分型ADC原理图5.2.2

双积分型A/D转换器

其中N1与设定的积分时间有关，N2即为A/D转换的数字量。如设计电路使N1=10000，输入基准电压Vref=1000mV，则N2=10Vi，Vi的单位为mV。当Vi=1mV时，则N2=10，可以直接输出数字量，分辨率为0.1mV。例如ICL7135，N1=10000，N2最大为20000，Vref=1V，因此可以测量的最大电压为2V。205.2.2

双积分型A/D转换器

这种转换方式的优点是消除干扰和电源噪声的能力强、精度高，但是缺点是转换速度慢，通常在10-50次/秒。因此，适合于信号变化缓慢，采样速率要求低的场合。

目前双积分型A/D转换器的应用主要是在一些对速度要求不高的场合，例如数字式仪器，典型的是数字万用表。常用的双积分式A/D转换器有3位半（相当于二进制11位分辨率）精度，典型的产品有ICL7106/ICL7107/ICL7126系列、MC14433等）和4位半（相当于15位二进制分辨率，如ICL7135）精度，具有自校零、自动极性、单参考电压、动态字位扫描BCD码输出、自动量程控制信号输出等功能，主要用在数字万用表等领域。其它型号AD7550/AD7552/AD7555系列中，AD7550为13位二进制补码输出，AD7552为符号位加12位二进制码输出，AD7555为5位半（BCD）精度，这些目前均已停产。215.2.3

逐次比较型A/D转换器SAR

逐次逼近型A/D转换器(SAR：SuccessiveApproximationRegister)属于电压-时间转换（V-T）型。其原理如图5-8所示。它由采样保持器、电压比较器、时序与逻辑电路控制器、时钟源、逐次逼近寄存器、D/A转换器等构成。22图5-8逐次逼近型ADC原理5.2.3

逐次比较型A/D转换器SAR

模拟输入信号经过采样保持器，进入比较器，当转换信号有效时，采样保持(SH)电路置于保持模式，以下以4位A/D转换器为例说明，转换开始时，逐次逼近寄存器输出清零，4位DAC输出Vo=0。转换启动信号ST=1时开始转换。在CLK第一个时钟脉冲到来时，控制逐次逼近寄存器最高位置1（相当于设置DAC的输出为中间电平），其余位置0，逐次逼近寄存器输出为1000，进入D/A转换器，经D/A转换器转换为与之对应的模拟电压Vo，送入比较器与模拟输入信号Vi进行比较，若Vo>Vi，说明数字量1000太大，高位的1应去掉。若Vi>Vo，说明数字量1000不够大，高位的1应保留。

在第二个时钟脉冲到来时，按同样的方法将次高位置1，使寄存器输出1100（最高位的1保留时）或0100（最高位的1丢掉时），并送入比较器与输入信号Vi进行比较，从而确定次高位的1是否应该保留。按此方法逐次比较，直至最低位比较完后，转换结束，并输出转换结束标志位。

逐次逼近型A/D转换器的转换时间取决于输出数字位数N和采样率，位数越多，采样率越低，转换所需要的时间越长。目前SAR型A/D转换器是应用最为广泛的一种，位数从8位到14为最多，近年来也有不少为16、18、20位等，采样率在数KSPS到数MSPS。235.2.4

Σ-Δ(sigma-delta)型A/D转换器

SAR型A/D转换器在中等分辨率场合占有较大优势，分辨率一般小于16位，近年来虽然也有16、18、20位SAR型A/D转换器，但通常成本较高，但在一些数字音频、高分辨率的精密工业测量等领域，需要使用16位以上分辨率的ADC，目前这一类ADC主要是Σ-Δ型的，这类ADC成本低，比较容易达到16位以上分辨率，应用较多的是24位的Σ-Δ型ADC。总体来说Σ-Δ型ADC不太适合对快速变化的信号进行采集，典型的应用是对音频范围的信号进行采集，采样频率一般在最高在几十KSPS到数MSPS。Σ-Δ型ADC早在20世纪50年代，由美国贝尔实验室提出，并在一些论文中给出了相关的架构和理论，至到70年代后期，随着CMOS数字处理技术的发展，集成化、低成本的芯片才得以发展和应用。245.2.4

Σ-Δ(sigma-delta)型A/D转换器

Σ-Δ型ADC利用过采样(Oversampling)、噪声整形(noiseshaping)和数字滤波（digitalfiltering）和抽取(decimation)等技术，实现高分辨率的模拟量转换。基本原理如图5-9所示，由差分器Δ、积分器Σ、比较器、1位DAC和数字滤波与抽取器等构成，比较器相当于1位DAC。

Fs为采样频率，即ADC的数字量输出频率。kFs为过采样频率，k为过采样系数（oversamplingratio），通常为数百量级。过采样就是以远高于采样率的频率（通常为数百倍）对经过Δ和Σ调制后的信号进行采样。d为采样后输出的二进㓡数据流，由1和0组成。25图5-9一阶Σ-Δ型ADC原理5.2.4

Σ-Δ(sigma-delta)型A/D转换器

Σ-Δ型ADC原理较复杂，详细的过程分析可参考相关文献。Σ-Δ型ADC的使用与SAR型没有太大区别，但有一些不同的特点:（1）Σ-ΔADC的分辨率通常为16、18、20、24位等，应用较多的是24位；（2）Σ-ΔADC的采样率总体来说较低一些，一般在2MSPS以下。（3）Σ-ΔADC通常有一个标称的采样率和分辨率，但当采样率较高时，分辨率会下降。例如AD7738是一款Σ-Δ型ADC，分辨率为24位，当采样率在数百SPS时，可以达到24位，但当采样率提高到8.5KSPS时，有效位数为19位，虽然分辨率减小，但仍可以正常使用。（4）Σ-ΔADC的分辨率较高，因此一般数据输出为串行接口，多数为SPI接口或IIC接口。265.2.5

流水线（Pipeline）型A/D转换器

（1）流水线型ADC的原理

流水线(Pipeline)型ADC主要用于高速数据采集，目前采样率在5至10MSPS以上的应用，主要以流水线型ADC为主，在20世纪80-90年代，高速数据采集以8位flash型（并联比较型）ADC为主。随着半导体技术的发展，流水线型ADC已取代Flash型ADC。目前的技术在高于100MSPS的采样率下可产生12至16位分辨率，Pipline型ADC的基本结构是由多级Flash型ADC构成。

在各类仪器应用中，对采样频率从5MSPS到大于100MSPS的范围内，主要选用流水线型ADC，例如数字示波器、频谱分析仪和医疗成像，其他应用如视频、雷达和通信应用，包括中频采样（IFSampling：SamplingofIntermediateFrequency）、软件无线电、基站、机顶盒和消费电子设备，如数码相机、显示设备、DVD、高清电视等。275.2.5

流水线（Pipeline）型A/D转换器

Pipeline型ADC采用分级并行转换的方法，例如N位分级并行A/D转换原理如图5-10所示，将系统分为二级流水线，每级分别为N1位和N2位（N=N1+N2）

这种方法虽然在速度上有些损失，但可使元件数量大为减少，兼顾了分辨率和速度两方面的要求。需要注意的是在二级之间的数字连接上会存在误差，因此需要一种称为数字校正分级或数字纠错的方法解决。28

图5-10pipeline型ADC原理5.2.5

流水线（Pipeline）型A/D转换器

（2）流水线型ADC的数据输出时序Pipeline型ADC的输出会有一个延迟，也就是端口输出的数据，比实际测量的时刻会有几个时钟周期的延迟。

流水线ADC有多种组成方案，例如级的数量、每级的位数、校正位数和时序等。为了确保各个级的数字数据同时到达纠错逻辑，需要在流水线级的每个输出端添加适当数量的移位寄存器。例如，如果第一级需要7个移位寄存器延迟，下一级将需要6个、下一个5个等，这会将数字流水线延迟，附加到最终输出数据中，如图5-11所示，典型流水线ADCAD9235的时序图。可以看出，对于12位65-MSPSAD9235，有7个时钟周期的流水线延迟（pipelinedelay）或简称为延迟（latency），也就是说，每个数据从输出端口输出的时刻，比实际的时刻晚7个时钟周期。295.2.5

流水线（Pipeline）型A/D转换器

（2）流水线型ADC的数据输出时序30图5-11pipeline型ADC的时序5.2.5

流水线（Pipeline）型A/D转换器

（3）流水线ADC的延迟输出影响

这种流水线延迟在有些应用中需要考虑其影响，如果该ADC用于反馈控制回路内，则这种延迟可能会出现问题，不太适合这样的应用。另外延迟也使得流水线ADC难以在多路复用应用中使用，与实时时间密切相关的应用也会受到影响，但在测量与频率响应相关的应用，或者实时性没有太高要求的应用，这种流水线延迟问题没有太大的影响。（4）流水线型ADC的

采样率问题

大多数流水线ADC都有最小和最大采样率的规定。由于ADC内部定时通常由外部采样时钟控制，极低的采样率会延长内部采样-保持电路的保持时间，保持信号会过度下降导致转换误差较大，因此大多数流水线ADC都有最小和最大采样率的规定，这不太适合单触发或突发模式应用中，这种场合SARADC架构更合适一些。目前流水线ADC的分辨率在8-16位之间，采样率超过100MSPS。适合于高采样率、高信噪比（SNR）的许多应用。315.3A/D转换器的主要参数

选择A/D转换器时，需要考虑各项参数，最常用的参数是分辨率和采样率、积分非线性、微分非线性、总谐波失真、信噪比、全功率带宽等，另外还有满量程输入电压范围、电源电压，输出接口类型、数字量编码形式、输入电容、无杂散动态范围等。以下简单介绍部分主要参数的意义，以便能够有助于正确地选择ADC。1.分辩率(Resolution)

ADC的分辨率是指能够分辨输人模拟量的最小变化量，相当于输出数字量最低位变化1所对应的输入模拟电压变化的大小。一般也可以用ADC输出的二进制数的位数来表示，如8位ADC的分辨率就是8位，24位ADC的分辨率为24位。目前常用的分辨率为8、10、12、14、16、24位等。

对于N位ADC，满量程为FSR，可以分辨的电压为ΔV=FSR/2N。如10位ADC测量电压范围为0-5V时，可分辨电压为5V/210=4.88mV。325.3A/D转换器的主要参数

1.分辩率(Resolution)

与分辨率紧密相关的是量化误差，量化误差(QuantizingError)是指由于对模拟信号进行量化而产生的误差，量化误差是由于ADC的位数有限引起的，其最大值为LSB/2，其中1LSB=1/2N为最低有效位数表示的量值大小，1LSB/2为最大最化误差。量化误差是随机的，与噪声的特性类似，因此称为“量化噪声”。335.3A/D转换器的主要参数34

2.采样速率（SamplingRate）

ADC输出数据的快慢用采样速率表示。

采样速率（SamplingRate）也称为转换速率（ConversionRate），反映了单位时间ADC输出数据的次数，通常用每秒钟采样次数表示，也称为呑吐率（ThroughputRates)或采样频率（SamplingFrequency），单位为SPS(samplepersecond），通常ADC手册中给出的采样速率为最大采样速率，目前ADC的采样速率相差非常大，从数个SPS到几百MSPS，有些可以到数个GSPS，可以满足各种场合的应用。

由于应用场合不同，ADC的采样速率要求也不同，因此有各种采样速率的ADC产品。目前广泛用的ADC类型包括SAR型、Σ-Δ型、Pipeline型。总体来说中等速率和中等分辨率以SAR型为主，低速率和高分辨率以Σ-Δ型为主，高速率和中等分辨率以Pipeline型为主。5.3A/D转换器的主要参数353.积分非线性和微分非线性

积分非线性INL（IntegralNonlinearity）描述ADC整体的非线性程度，

微分非线性DNL(DifferentialNonlinearity)描述ADC局部（细节）的非线性程度。

INL通常也称为“线性度”，指实际转换曲线同理想转换曲线在纵轴方向的偏差，表示实际转换曲线偏离理想转换曲线的程度，单位为LSB即最低有效位或满量程百分比。理想曲线（直线）的起点在横坐标轴的1LSB/2处，终点在最后一个转换码（1111）对应比满量程大1LSB/2处，其坐标为（FSR+1LSB/2，1111）。如图5-12（a)所示。例如16位A/D转换器AD7705的手册上给出INL为0.003%，可以换算为LSB，1LSB为1/65535=0.0015%，相当于INL为2LSB。

DNL指实际量化台阶宽度与对应于1LSB的理想量化台阶宽度值之间的偏差，单位为LSB，一般小于等于1LSB，如0.3LSB等。有些手册给出不失码位数（NoMissingCode)为该ADC的分辨率，表明其DNL小于1LSB。例如AD7705手册上给出其无失码（NoMissingCode）位数为最小16位，说明其微分非线性小于1LSB。如图15-2（b)所示。5.3A/D转换器的主要参数363.积分非线性和微分非线性

图5-12ADC的几种转换误差(注：实际转换曲线为折线的轮廓线)5.3A/D转换器的主要参数374.增益误差和失调误差

增益度误差（gainerror），ADC实际测量的输入与输出之间的关系（称为传递函数）直线的斜率，与理想情况下输入与输出关系的直线斜率的偏差称为增益误差，如图5-12(c)所示。增益误差反映了ADC满量程时（输出为全1），对应的输人与理想的满量程输入的偏差，一般用满量程的百分比表示，也可以用LSB的倍数表示。

失调误差(offseterror)或偏移误差。当输入模拟信号为0（二个输入信号端短路）时，输出的数字信号不为零而引起的误差称为失调误差或偏移误差，也称为零位差误（zeroerror），如图5-12(d)所示。可以用LSB的倍数表示，也可以用输入模拟电压使输出数字量为零时的模拟电压或者与该电压和满量程时百分比（%FSR）表示。

另外还有失调误差温漂和增益误差温漂，一般用ppm/oC。5.3A/D转换器的主要参数385.信噪比

信噪比SNR(signal

to

noise

ratio)反映了ADC的动态特性或交流特性。一正弦交流信号经过A/D转换后会附加一定的噪声，则SNR=10lg(Ps/Pn)(dB)，其中Ps和Pn分别代表该交流信号和噪声的有效功率，也可以表示为SNR=20lg(Vs/Vn)，Vs表示交流信号电压幅值，Vn为噪声电压的“有效值”（RMS）。

由于ADC必然会存在量化误差，因此理想的ADC也存在一定的信噪比，根据理论分析，理想ADC的信噪比为SNR=6.02N+1.76dB

例如14位和16位ADC的理想信噪比分别为86.04dB和98.08dB。如果ADC因制造过程不够理想，则噪声会大于最小的量化噪声，其分辨率会低于N，这时的实际的分辨率（称为有效位数，ENOB）为ENOB=(SNR-1.76dB)/6.02dB

其中SNR为实际的信噪比，一般芯片手册都会列出，通过ENOB可以对ADC的实际噪声性能进行衡量。5.3A/D转换器的主要参数396.输入电阻

输入电阻虽不是ADC的关键指标，但在选择与设计ADC相关电路时，需要考虑ADC的输入电阻，ADC的输入电阻从kΩ量级（也有少数为百Ω量级）到MΩ量级。当输入电阻较小时，要求前端的驱动电路的输出电阻要小，并有一定的驱动能力，多数ADC前端连接到采样保持电路，如果驱动能力不够，采样保持电容无法跟上外部信号的变化，则会影响测量精度。5.4A/D转换器的模拟输入信号分类40

ADC对模拟信号输入有一定的要求，基本要求是输入电压的极性和范围。最基本的一种接口是ADC只有一个正的模拟信号输入端口AIN，而信号负输入端口为地（GND），与ADC的地共用。

多数ADC的模拟信号输入端有2个独立的输入端口AIN+和AIN-。常见的连接方法是AIN-接GND，而AIN+接待转换信号，其输入范围是0-VFS（满量程电压）。如果输入信号中有小于0的信号，就需要将小于0的电压，通过调理电路变换，使电压大于0，并处于0-VFS之间，也有部分ADC可以直接接收电压小于0的输入信号，如AD7606、ADS7824等，但多数ADC无法对小于0的电压进行转换。还有些ADC需要接收差分信号，总结起来有几下几种模拟信号输入方式：5.4A/D转换器的模拟输入信号分类41

1.单端输入（Single-EndedInputs）

单端输入是ADC最基本和最常见的输入方式

有两种类型，分别称为单端单极（Single-EndedUnipolar）输入和单端双极Single-EndedBipolar）输入。单端单极模拟输入的信号，仅在GND以上变化（0V到VFS，其中VFS是由参考电压确定的满量程输入电压），如图所示。单端双极模拟信号输入也称为真双极，信号在高于或低于GND（±VFS）之间变化，如图5-13（b）所示。这种信号也称为单端真双极（Single-EndedTrueBipolar）输入。图5-13ADC的单端输入5.4A/D转换器的模拟输入信号分类42

2.伪差分输入（Pseudo-DifferentialInputs）

伪差分输入ADC有两个独立的模拟输入端，分别为AIN+和AIN-，AIN-可以接地，也可以接基准电压。有三种接法，分别称为伪差分单极（Pseudo-DifferentialUnipola）输入，伪差分双极（Pseudo-DifferentialBipolarFigure）输入，伪差分真双极（Pseudo-DifferentialTrueBipolar）输入，如图5-14（a）(b)（c）所示。图5-14ADC的伪差分输入5.4A/D转换器的模拟输入信号分类43

带有伪差分输入的ADC对差分模拟输入电压（AIN+–AIN-）进行转换。AIN+输入为实际的模拟输入信号，而AIN–输入具有一定的受限范围。

伪差分单极ADC将0V至VFS范围内的差分模拟输入电压（AIN+–AIN-）进行转换。AIN+引脚上的电压为单端单极输入信号，电压允许从GND摆动到VFS，而AIN–引脚限制在GND±100mV左右，如图5-14（a）。

伪差分双极ADC对±VFS/2范围内的差分模拟输入电压（AIN+–AIN-）进行转换。AIN+引脚上的电压为单端双极输入信号，其参考电平为量程电平的一半（VFS/2）。AIN+引脚允许从GND摆动到VFS，而IN-引脚限制在VFS/2±100mV左右，如图5-14（b）。

伪差分真双极ADC对±VFS范围内的差分模拟输入电压（AIN+–AIN-）进行转换。AIN+引脚上的电压为真实双极输入信号，电压允许在GND上方或下方摆动至±VFS，而AIN–引脚限制在GND±100mV左右，如图5-14（c）。5.4A/D转换器的模拟输入信号分类44

3.全差分输入（FullyDifferentialInputs）

带全差分输入的ADC在±VFS范围内对差分模拟输入电压（AIN+–AIN-）进行转换。在此范围内，AIN+和AIN–引脚电压的相位始终相差180º，也就是反相，以固定的共模电压为中心变化，例如共模电压为VREF/2±50mV。在大多数全差分ADC中，AIN+和AIN–引脚都允许从GND摆动到VFS。

而在全差分真双极ADC中，AIN+和AIN–引脚都允许在GND上方或下方摆动到±VFS。

与单端或伪差分输入相比，全差分是一对独立的信号，ADC转换的是这对信号的差值，其共模信号被抑制掉，这对信号的共模电压可以处于ADC输入信号范围内的任何电压。差分信号具有两倍单端信号的摆幅，同时差分信号能够抑制共模噪声，所以可以得到更高的信噪比。全差分输入具有宽的动态范围和更好的信噪比性能，非常适合要求最高性能的应用。全差分输入需要全差分运算放大器或差动变压器驱动。图5-15ADC全差分输入5.4A/D转换器的模拟输入信号分类45

4.信号的转换（负压的模数转换）

不同的ADC对模拟输入信号类型有一定要求，全差分输入可以降低地噪声和共模干扰的影响，因此不少ADC支持全差分输入，对单端信号可以通过全差分运算放大器，转换为全差分信号，这些内容在全差分放大器一小节中已经介绍，这里不再赘述。

ADC的内核都不支持小于零的电压，少部分ADC可以对负电压进行转换，也是通过一定的偏移电路将负电压转换为正电压，然后才转换。将负电压转换为正电压的方法有很多，可以通过运算放大器完成。这里介绍一种利用电阻电路将负电压转换为正电压的方法，如图5-16所示，这也是一些能够对负电压进行转换的ADC内部集成的输入电路，通过该电路将负电压转换为正电压。如将±10V信号转换为0-5V。该电路需要借助芯片的电源VCC完成，如图5-17所示。5.4A/D转换器的模拟输入信号分类465.ADC对模拟信号幅度的要求（调理电路放大倍数确定）

对分辨率为N的ADC，如果测量范围为0-VFS，即满量程电压为VFS，对应的数字量DFS=2N-1≈2N。前端模拟调理电路需要将输入电压变换到0-VFS，即进入到ADC的最大信号的幅度也应为VFS，如果最大信号小于VFS，则会出现不能使ADC满量程工作的情况。ADC量化的绝对误差为

例如一台仪器ADC的满量程电压VFS=5V，ADC位数为N=12位，则数字量最大输出为DFS=2N-1≈2N，若传感器的输出电压为0~0.1V，即ΔV=0.1V，测量精度δ0=0.001（0.1%），则容易得到调理电路的放大倍数K应满足：12.2≤K≤50。如果N=16，则可以计算出，近似有0.76≤K≤50，取1≤K≤50。可见这时可以不对信号进行放大，直接进行转换也可以满足精度要求，所以选用分辨率高的ADC，可以降低对信号调理电路的要求。5.5A/D转换器与微控制器接口设计47

除了早期用于数字仪表的ADC可以独立使用外，目前多数ADC都需要与微控制器相连，才能正常工作和使用。ADC工作时，一般需要微控制器发出转换命令，转换结束时，ADC会给出一个转换完成标志，CPU可以根据这一标志，开始从接口读取数据。读取完成后，再发出下一次的转换命令，这样循环下去。

Pipeline型ADC采样率通常比较高，不需要这种命令-转换-读取的方式，而是以流水线方式进行连续转换和读取。ADC需要CPU提供或控制一个频率较高的时钟CLK，ADC在这一时钟的驱动下，连续开始转换，延时若干个时钟后（如12位Pipeline型A/D转换器AD9248，延时7个时钟周期），数据就以CLK的频率，以流水线的方式从输出端口输出，CPU必须也以这样的频率进行连续读取，否则数据会丢失。这里称为“流水线读”方式，由于这种方式要占用CPU大量时间，在读取时，CPU就无法进行其它工作，所以Pipeline型ADC一般需要用FPGA或CPLD控制完成数据采集。

微控制器控制ADC进行数据转换，需要等待转换完成，可以有以下几种读取数据的方式，程序查询方式、延时等待方式、中断方式和流水线读方式。5.5A/D转换器与微控制器接口设计48

1.程序查询方式微控制器向ADC发出启动转换信号，然后不断读入转换结束信号，查询转换是否结束，若结束，则读取数据，否则，继续查询，直到转换结束。该方法简单、可靠，但查询需要占用CPU时间，效率较低。2.延时等待方式微控制器向ADC发出启动信号之后，根据ADC的转换时间延时，一般延时时间稍大于ADC的转换时间，延时结束，读入数据。该法简单、不占用查询端口，但占用CPU时间，效率较低，适合微处理器处理任务少的情况。3.中断方式

将ADC的转换结束标志端口，与微控制器的中断输入端口相连，CPU启动ADC转换后，可去处理其它事情，ADC转换结束后，完成标志端口的变化，使CPU产生中断，CPU响应中断，读取转换结果。这种方式，CPU可以和ADC并行工作，提高了效率。但这种方式不适合没有转换结束标志引脚的ADC，如多数串行接口ADC，没有外部转换结束标志引脚。5.5A/D转换器与微控制器接口设计494.流水线读方式

这种方式适合于Pipeline型ADC，以较高的速度按照流水线的方式进行读取，读取的数据会有若干时钟的延时。ADC的输出接口有多种类型，总体上可以分为并行接口和串行接口，串行接口又可以细分为不同的类型。设计ADC电路时需要考虑的因素有：（1）数据输出线的连接，按数据线的输出方式主要分为并行和串行两种，在高速数据采集中，ADC转换的数据，需要以较高的速率传输到微控制器，普通的IO口难以满足要求，LVDS接口可以有较高的速度，因此有不少高速ADC多采用LVDS接口。LVDS（Low-VoltageDifferentialSignaling）即低电压差分信号，是一种高速、低压差、低误码率的差分信号，LVDS接口用二根电压差较低（350mV）的信号传输一位数据，接收端需要采用相适应的接口才能传输，普通的微控制器无法连接。（2）ADC启动信号的连接，非流水线型的ADC，需要启动信号，该启动信号有效后，ADC开始对信号进行采样和转换，启动信号的速度决定了数据采集的快慢。流水线型ADC是通过外界提供的时钟进行连续转换，如果停止转换只需要关掉该时钟即可。5.5A/D转换器与微控制器接口设计50（3）转换结束信号的处理方式，转换结束后，该信号可以用查询方式或中断方式，如果采用中断方式，该信号需要连接到CPU具有外中断功能的引脚上，如果采用等待方式，则转换结束信号可以不连接。（4）时钟的提供，ADC工作时，需要一定频率范围的时钟，通常需要外接，有些ADC内部带有时钟，可以使用内部时钟，简化了电路设计。（5）参考电压的提供，ADC进行数据转换时，需要一个精度比较高的参考电压或基准电压，该电压的大小会决定ADC的量程，因此要根据量程需要，外接基准电压，但也有不少ADC内部集成了基准电压，可以简化电路设计。5.5.1

并行输出ADC与微控制器的接口51

目前广泛应用的微控制器有8位和32位，随着半导体技术的发展，不少CPU也集成了ADC，典型的是集成10和12的ADC，一般简单的应用可以满足要求，但在要求高的应用中是不够的，因此需要CPU外加专用的ADC，也有集成位数较高ADC的CPU，但这种微控制器不够通用。因此以通用的微控制器为基础，掌握微控制器与ADC的接口方法是必要的。

8位单片机只能提供8位的数据总线，32位单片机（ARM）一般也只提供16位的通用外部数据总线，因此8位单片通过并行接口与超过8位的ADC相连时，32位单片机与超过16位的ADC相连时，都需要分时复用数据总线。

但也有少数ADC内部集成了数据总线复用功能，可以从一个8位或16位端口分2次输出数据。例如8位端口分2次输出12位或16位数据，16位端口分二次输出24位数据，方便了电路设计。如12/16位A/D转换器ADS7824/7825，内部集成了数据总线复用功能。5.5.1

并行输出ADC与微控制器的接口52

（1）32位单片机与ADC的并行接口电路设计

32位单片机（ARM）部分芯片带有16位数据总线接口，可以方便地与16位总线ADC相连接，ADI公司生产的AD7606/AD7606-6/AD7606-4分别为8、6、4通道的16位ADC，以下以AD7606为例说明与32位微控制器相连接。AD7606对外提供了16条并行的数据总线，可以直接与16位并行输出数据端口的32位微控制器相连，这里以stm32f103zet为例（144引脚），需要芯片具有FSMC端口。AD7606的特点：SAR型ADC，8通道16位同步数据采样，采样率为200KSPS；真双极模拟输入，可设置电压范围为±10V和±5V;单电源工作，电压为2.3V-5V；输入电阻为1MΩ;数据并行输出与串行输出2种工作模式；片内集成精密基准电压和转换时钟；内部集成了15kHz的防混叠滤波器；48引脚LQFP封装。可用于电力传输线监测和保护系统，多相电机控制、同步数据采集系统。5.5.1

并行输出ADC与微控制器的接口53

（1）32位单片机与ADC的并行接口电路设计图5-18AD7606的引脚配置与芯片5.5.1

并行输出ADC与微控制器的接口54

AD7606的引脚功能与分配，AD7606为64引脚的LQFP封装，如图5-18和5-19所示。AVCC:电源电压，有4个；AGND:模拟地，有6个；V1-V8：8个模拟输入引脚；V1GND-V8GND（GND1-GND8）：8个模拟输入接口的地引脚，分别与V1-V8一一对应；OS2、OS1、OS0:3位，过采样设置，000-110分别设置无过采样、2、4、8、16、32、64倍过采样，过采样倍数高，进行平均的次数多，总的采样率会下降，无过采样时每个通道最高为200kSPS，8通道可以同步采样。PAR/SER/BYTESEL：1位，并行/串行/字节输入方式设置；STBY：待机模式控制；RANG:模拟输入电压范围设置，为高时，输入电压范围为±10V，为低时为±5V；CONVSTA，CONVSTB:2位，同步转换通道控制，当连在一起时，8个通道同步转换，分开控制时可以分组进行同步转换，V1-V4为一组，V5-V8为一组；RESET：复位输入端，上升沿使器件复位，上电后应复位一次；RD/SCLK：并行接口时为并持数据读取控制输入，选择串行接口时为CS:片选输入端，低电平有效；BUSY:转换过程指示位，高电平表示“忙”，低电平表示转换结束，可以读取数据；FRSTDATA：输出，表示输出第一个通道数据；DB[15:0]:并行数据输出端口，16位。其中DB7、DB8、DB14、DB15可用作串行输出有关的端口；REFSELECT：内部、外部基准电压选择位，为低时禁用内部电压基准；REGCAP：内部基准电压去耦电容引脚；REFIN/REFOUT：外部基准电压输入与内部基准电压输入选择端；VDRIVE：逻辑电源输入，数字信号的电源输入端，2.3V-5.25V之间；5.5.1

并行输出ADC与微控制器的接口55

AD7606的时序：可以用并行接口、串行SPI接口和并行字节接口三种方式。AD7606有二种同步工作方式，一种是8通道同步转换，此时将CONVSTA，CONVSTB连在一起，用一个CPU的IO口控制，另一种同步方式是将输入通道分为2组进行同步转换，分别为V1-V4，和V5-V8，此时CONVSTA，CONVSTB分别进行控制。图5-20给出了AD7606并行模式下同步转换时序图。图5-20AD7606并行模式下同步转换图5-21AD7606并行模式数据输出时5.5.1

并行输出ADC与微控制器的接口5632位单片机与ADC的并行接口电路AD7606的输出电压计算：AD7606的输出为二进制补码，被测量电压为：5.5.1

并行输出ADC与微控制器的接口57（2）8位单片机与ADC的并行接口电路设计8位单片机数据总线宽度为8位，对多数位数大于8位如12或16位的A/D转换器以并行接口连接时，需要分二次或多次进行读入。

AD7606也可以与8位单片相连。AD7606有一种字节工作模式，当PAR/SER/BYT=1、DB15=1时，以并行字节模式工作。如图5.24所示，给出了AD7606与8位总线单片机STC89C52的电路连接方法。图5-23

AD7606与8位总线单片机的电路连接5.5.1

并行输出ADC与微控制器的接口58

AD7606的连接，STC89C52分二次从AD7606的DB0-DB7读取16位转换数据。8个通道需要16次读取，如图5-24为AD7606与8位总线单片机相连时的字节读时序。图5-24

AD7606与8位总线单片机相连时的字节读模式时序5.5.1

并行输出ADC与微控制器的接口59

如果内部没有复用的数据总线，则需要采用总线扩展的方法读取，也可以通过二个IO口进行读取。12位A/D转换器ADS7852将12位转换数据分为8位和4位2部分，第一次直接读入8位数据，然后再读入另外4位，以下以12位A/D转换器ADS7852为例说明接口电路的连接方法。ADS7852为TI公司生产的12位、8通道、并行接口的ADC，其主要参数如下：分辨率12位，8通道模拟输入，并行数据输出接口；采样率500KSPS；内部集成2.5V基准电压；积分非线性：±2LSB；差分非线线：±1LSB;失调误差：±2LSB;增益误差：±15LSB（外部基准），±40LSB（内部基准）;输入电阻:5MΩ，输入电容15pF;电源电源:5V;封装:TQFP-32。5.5.1

并行输出ADC与微控制器的接口60

ADS7852内部集成了一个8通道模拟多路复用器，可以对8路模拟信号进行分时转换，内部还有一个CDAC（见DAC原理小节），具有DAC和采样保持功能，内部还有12位SAR型ADC，另外内部还有基准电压和并行数字量接口。12位三态并行数据总线。ADS7852的引脚分配，如图5-26所示。AIN0-AIN7:8通道模拟输入，单端信号，0-5V;A2、A1、A0：输入，用于通道选择，000-111分别对应AIN0-AIN7通道；DB11-DB0:12位并行数据输出；CS:输入，片选；RD；输入，读控制；WR:输入，写控制，低有效，对A2、A1、A0选定的通道，启动一次新的转换；CLK:外部时钟输入，其大小确定了采样率的大小，16个脉冲完成一次转换，大小在200kHz(12.5SPS)-8MHz(500KSPS)，ADS7852内部没有集成转换时钟，因此需要外加时钟电路；BUSY:输出，转换指示信号，开始转换时变低，上升沿表示转换结束。VREF:参考电压输入或输出，可以用内部参考电压，也可以外加参考电压，大小为2V-2.55V之间，同时需要在地之间加0.1μF和2.2μF的陶瓷去耦电容。AGND:模拟地，为0V；DGNA:数字地，为0V；VSS:电源输入，正常为5V，需在地之间要加0.1μF的陶瓷电容和2.2μF钽电容，用于去耦。5.5.1

并行输出ADC与微控制器的接口61ADS7852的时序，如图5-27所示。图5-27

ADS7852的进序，阴影部分（图中用多个平行斜线表示）表示无影响5.5.1

并行输出ADC与微控制器的接口62

ADS7852的基本电路设计，如图5-28所示。图5-28ADS7852的基本电路连接5.5.2

串行输出ADC与微控制器的接口63

串行数据输出的ADC，占用的引脚少，芯片面积小，电路设计简单，因此得到广泛应用。有些并行输出的ADC同时也具有串行接口，方便了使用。图5-30和5.31分别给出了AD7705的引脚图和内部结构简化图。1、16位Σ-Δ型A/D转换器AD7705或TM7705与微控制器的连接，TM7705为国产的与AD7705兼容的芯片，区别在于TM7705内部集成了一个电压基准，典型值为2.5V。AD7705/7706是AD公司生产的16位Σ-Δ型ADC，采样率较低，可用于测量直流和低频交流模拟信号，AD7705为双通道全差分模拟输入，AD7706是三通道伪差分模拟输入。以下以AD7705为例说明串行接口ADC的应用。AD7705是双通道16位ADC，内部带有增益可编程放大器，有8个可选增益：1、2、4、8、16、32、64、128，可通过软件编程设置放大倍数，输入端可直接与传感器相连，简化了电路设计，采样率可以通过内部寄存器设置，最大采样率为500SPS。5.5.2

串行输出ADC与微控制器的接口64

（1）引脚图与功能AD7705的引脚如图5-29所示。各引脚的功能说明如下。SCLK:数据串行接口时钟输人端。CS:片选端。低电平有效。MCLKIN:芯片工作时钟输人端。可以是晶振或外部时钟，其频率范围为0.5～5MHz。MCLKOUT:时钟信号输出端。当用晶振作为芯片的工作时钟时，晶振必须接在MCLKIN和MCLKOUT之间。如果采用外部时钟，MCLKOUT可用于输出反相时钟信号，可以作为其他芯片时钟源，该时钟输出可以通过编程来关闭。图5-29AD7705引脚图图5-30AD7705的内部结构5.5.2

串行输出ADC与微控制器的接口65

RESET:芯片复位端。当该端输入为低电平时，AD7705芯片内的接口逻辑、自校准、数据滤波器等均为上电状态。AIN1(+)、AIN1（-）：分别为第1通道差分输人的正端与负端。AIN2(+)、A1N2(-）:分别为第2通道差分输人的正端与负端。REFIN(+)、REFIN(-):分别为参考电压的正端与负端，其值在VDD和GND之间，REF1N(+)必须大于REF1N(-)。D1N:串行数据输入端。DOUT:转换数据输出端。DRDY:A/D转换结束标志。转换结束时，该输出变为低电平，表明数据寄存器中有新的数据，数据可用。数据读出后，DRDY输出高电平，表示数据寄存器数据在更新，这时不能读数据，避免在数据寄存器更新的过程中读出不可靠的数据，如果没有对数据进行读取，则500个MCLKIN时钟后，变为高电平。VDD:供电电源正输入端，大小为2.7～5.25V。GND:地输入端。5.5.2

串行输出ADC与微控制器的接口66

通信寄存器为可读/写的8位寄存器，对该寄存器执行写操作，决定下一次操作是写还是读，同时决定下一次读操作或写操作针对哪个寄存器，并控制对哪个输人通道进行采样。所有与器件的通信必须从写该寄存器开始。一旦在选定的寄存器上完成了下一次读操作或写操作，接口返回到通信寄存器接收一次写操作的状态。这是接口的默认状态，在上电或复位后，AD7705/7706就处于这种默认状态等待对通信寄存器一次写操作。在接口序列丢失的情况下，如果DIN保持高电平的写操作持续了足够长的时间（至少32个串行时钟周期），AD7705/7706将会回到默认状态。5.5.2

串行输出ADC与微控制器的接口67

0/DRDY对于写操作，必须有一个“0”被写到这位，以便通信寄存器上的写操作能够准确完成。如果“1”被写到这位，后续各位将不能写入该寄存器。它会停留在该位直到有一个“0”被写入该位。一旦有“0”写到0/DRDY位，以下的7位将被装载到通信寄存器。对于读操作，该位提供器件的DRDY标志。该位的状态与DRDY输出引脚的状态相同。RS2-RS0寄存器选择位。这3个位选择下次读/写操作在8个片内寄存器中的哪