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文档简介
PAGEJEDECJEP183中文版碳化硅MOSFET阈值电压测量技术指南完整中文版标准概述与行业背景JEDECJEP183A-2021,由JC-70.2宽禁带功率半导体分委员会编制,是专门针对N沟道垂直结构SiC-MOSFET阈值电压Vth测量的技术指南文档,并非强制性器件规范,重点解决碳化硅器件SiC-SiO₂界面陷阱导致的阈值电压迟滞(Hysteresis)问题。传统硅MOSFET阈值电压测量简单直接;但SiCMOSFET的氧化层界面存在大量界面陷阱,栅极历史偏置状态会改变陷阱电荷填充状态,同一只器件,栅极正向上升扫描、反向下降扫描得到的Vth可以相差100-300 mV;不同测试顺序、等待时间、之前施加的栅应力,都会带来测量漂移,直接影响器件来料筛选、工艺监控、PBTI可靠性试验前后Vth偏移评估的可对比性。JEP183A的核心思路:测量前施加标准化栅极条件化脉冲(ConditioningPulse),把界面陷阱置于可控、可复现的电荷填充状态,之后执行向下扫描完成Vth提取,消除历史偏置带来的测量离散,保障不同实验室、不同测试设备之间的数据可比性。边界区分:JEP183A:Vth测量方法指南,定义测试时序、电路、三种测量方法;不定义器件Vth合格阈值;JEP184:SiC-MOSFET正偏温度不稳定性PBTI可靠性应力试验规范;可靠性试验前后的Vth读取,强制引用JEP183A测量流程;本指南适用垂直N沟SiC-MOSFET;横向器件、SiCJFET、GaNHEMT仅可参考,不能直接照搬全部条件;标准给出三种测试方法,各有适用场景;可靠性试验(如PBTI)优先推荐第三种定点偏置测量法,最大限度减少陷阱电荷恢复带来误差。典型业务落地场景:第一,SiCMOSFET器件来料检测、晶圆测试WAT、封装器件参数表征;第二,PBTI/BTI可靠性应力试验前后阈值电压变化量ΔVth测量;第三,器件厂商、第三方实验室之间比对测试数据,消除迟滞带来的数据分歧;第四,驱动电路仿真参数提取,获取接近实际工作状态的阈值电压;第五,产线自动化测试程序开发,编写符合JEDEC要求的IV测试脚本。版本演进说明JEP183初始版本V1.0发布2021-01;现行版本为JEP183A,补充时序约束、明确浮动时间上限、完善二极管模式定点测量细节,是行业普遍采纳版本。JEP文档为技术指南(Procedure/Guideline),不同于JESD强制器件标准,主要规定测试操作流程,不设置器件性能判定门槛。关键术语定义阈值电压Vth:使MOSFET沟道开启,达到规定漏极阈值电流Ith时对应的栅源电压Vgs。界面陷阱InterfaceTrap:SiC/SiO₂界面处的电子陷阱、空穴陷阱,会捕获/释放载流子,造成Vth迟滞漂移。条件化脉冲ConditioningPulse:测量前施加在栅极的正向电压脉冲,使器件进入强反型,把界面陷阱填充至稳定状态。向下扫描DownwardSweep:栅电压从高电平向低电平扫描,JEP183规定,完成条件化脉冲后,必须使用向下扫描提取Vth,禁止直接向上扫描读数。浮动时间T-float:条件化脉冲撤销时刻,到正式测量启动时刻之间的间隔时间。测量时间T-Vth:执行Vth读取操作的总耗时。Ith阈值判定电流:用于判定Vth对应的漏极电流,行业常用1 mA;大功率器件可按规格书选用其他电流,必须完整记录。PBTI:正栅偏置温度不稳定性;可靠性试验前后Vth读取必须遵循JEP183A流程,否则ΔVth结果无效。迟滞效应产生机理SiCMOSFET栅氧化层与碳化硅衬底界面存在高密度界面陷阱。栅极施加高正向电压:陷阱捕获电子,Vth降低;栅极降低电压或者施加负栅压:陷阱释放电荷,Vth抬升;陷阱充放电存在时间动力学,等待时间越长,电荷释放越多,Vth持续漂移。如果不做条件化处理,仅简单做Vgs从0向上扫描,得到的Vth结果受上一次器件栅极状态影响,测试结果不可复现。JEP183A解决方案:统一先施加正向条件脉冲,将陷阱填充到同一状态,随后立刻向下扫描读取Vth,保证每一次测量初始条件一致。测试设备与硬件要求源测量单元SMU至少两路:一路控制栅极G,一路控制漏极D;源极S接仪器地;大功率封装器件注意开尔文四线连接,消除引线电阻带来的误差。仪器必须支持脉冲时序控制,严格控制:条件脉冲宽度T-con,浮动时间T-float,测量时间T-Vth。高低温测试台:高温可靠性表征时,温度稳定性控制±2 ℃,温度充分热平衡之后再上电测试;温度会显著改变陷阱充放电速率。保护:栅-源之间做好过压保护,条件脉冲电压不能超过器件最大栅极额定电压。标准推荐时序参数范围(JEP183A):条件脉冲电压Vgs-con:器件最大正向栅电压;条件脉冲宽度T-con:1 ms~100 ms,保证陷阱充分填充,同时避免引入额外应力损伤器件;浮动时间T-float:≤10 ms;条件脉冲结束后,尽量缩短空闲等待,减少陷阱电荷恢复;Vth测量时间T-Vth:≤10 ms,越快完成读数越好,抑制测量过程中陷阱电荷释放造成漂移。时序是本标准最核心约束;很多实验室Vth数据不一致,根源是浮动时间、测量时间过长。JEP183A规定的三种标准测量方法全部三种方法,第一步均为施加栅极正向条件化脉冲;区别在于漏极、栅极后续控制方式,三种方法不能随意混用,报告必须写明采用哪一种方法。方法一:栅极扫描+漏极固定电压法(Vd固定,Vgs向下扫描)最常用,通用器件IV曲线测试,适合器件完整转移特性Id-Vgs采集。源极接地;漏极施加固定小Vds(典型1 V);栅极施加正向条件化脉冲Vgs-con;经过T-float短暂间隔,栅电压从条件脉冲电压向低电压向下扫描;记录Id-Vgs曲线,提取Id等于Ith对应的Vgs,即为Vth。适用场景:器件参数表征、来料检测,获取完整转移曲线。注意:必须向下扫描;禁止从0V向上扫描直接读数。方法二:栅极-漏极同步扫描法(二极管模式,G-D短接)栅极与漏极短接,器件工作为二极管理态,Vds=Vgs,向下扫描。G、D短接,S接地;施加栅极条件脉冲;T-float之后,G-D电压同步向下扫描;读取达到阈值电流Ith的电压作为Vth。适用场景:晶圆探针测试WAT,探针数量有限场合。方法三:定点偏置快速测量法(Spot-measurement,定点测试,可靠性首选)不做完整电压扫描,条件脉冲结束后,快速搜寻达到Ith的Vgs点,总测量时间很短。JEP184PBTI可靠性试验前后,优先选用本方法,最大限度降低陷阱电荷恢复带来ΔVth测量误差。源极接地,漏极施加固定Vds;栅极施加条件化脉冲;T-float极短间隔,仪器快速闭环搜寻Vgs,使漏极电流等于Ith;总测量时间控制10 ms以内;直接输出Vth,不输出完整扫描曲线。优势:测量耗时极短,最大限度抑制测试过程陷阱电荷释放;局限:只能输出Vth单点,得不到完整Id-Vgs曲线。重要:可靠性试验评估ΔVth,严禁使用慢速完整扫描,优先使用方法三定点测量。温度测试注意事项Vth本身随温度变化,SiCMOSFETVth具备负温度系数;高温条件下陷阱充放电动力学变快,T-float、T-Vth的时间约束依然必须遵守,高温下漂移会更加剧烈;高低温测试,器件需要充分热平衡,温度稳定之后,再执行整套条件脉冲+测量流程。失效与异常现象识别重复测量Vth数值持续漂移:大概率T-float或者测量时间过长,陷阱电荷发生恢复;条件脉冲电压超过器件最大栅压:会造成栅氧化层损伤,器件永久劣化;多次条件脉冲后Vth单向偏移:器件本身存在PBTI特性,每一次条件脉冲相当于一次短暂正栅应力;需要评估条件脉冲时长是否过大。测试报告强制记录条目(JEP183A)报告必须完整记录以下全部条件,缺少任意一项,测试数据不具备跨实验室对比效力:标准版本JEDECJEP183-A;器件型号、批次;采用的测量方法(方法一/二/三);条件脉冲电压Vgs-con、脉冲宽度T-con;浮动时间T-float;Vth测量耗时T-Vth;漏极电压Vds;阈值判定电流Ith;测试环境温度;测量得到Vth数值;多次统计的均值、离散度;如果为可靠性试验配套测量,记录应力条件、ΔVth偏移量。工程高频误区第一,省略栅极条件化脉冲,直接做Vgs向上扫描读取Vth。此时结果受器件历史状态影响,数据不可重复,不符合JEP183A。第二,条件脉冲之后等待很长时间再做测量,T-float远大于10 ms;陷阱大量释放电荷,Vth虚高。第三,可靠性PBTI试验前后,使用慢速完整扫描(方法一);测量耗时过长,陷阱电荷恢复,ΔVth被低估,评估结果失真;可靠性场景优先选方法三定点快速测量。第四,向上扫描读取Vth。标准明确,条件脉冲完成后,必须向下扫描提取阈值电压。第五,直接把硅MOSFET测试脚本拿来测SiC,没有增加条件脉冲时序。第六,忽略条件脉冲电压上限,条件脉冲超出器件栅极最大额定电压,造成氧化层累积损伤。第七,不同报告使用不同Ith阈值电流,直接对比Vth数值;Ith改变,Vth读数会变化,对比数据必须保证Ith完全一致。工程实践经验:同一器件,不同条件脉冲电压,会测出不同Vth;所以必须统一条件脉冲等于器件规格最大正向栅电压,才能得到可比对的基准Vth。和JEP184(PBTI应力标准)的关系JEP184规定SiCMOSFET正偏温度不稳定性应力流程;标准强制要求:每一次应力结束后的Vth读取,必须遵循JEP183A整套时序方法。如果Vth测量流程不满足JEP183A,则PBTI得到的ΔVth偏移量结果无效,不具备评估意义。免责声明本文为基于JEDECJEP183A碳化硅MOSFET阈值电压测量技术指南的工程解读文章,仅用于技
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