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文档简介

本说明书实施例提供一种半导体结构及其括多个芯片区域以及用于分隔各芯片区域的划述测试结构包括第一测试部和第二测试部，其2测试结构，适于对所述芯片区域进行电性能测试在所述基底上形成多个芯片区域以及用于分在所述凹槽结构上形成测试结构，适于对所述芯片提供预设形状掩膜版并置于所述凹槽结构之上，其中34[0036]图4至图8示出了本说明书实施例中一种半导体结构形成方法中各步骤对应的结5对测试结构3的表面一层进行烧蚀，然后将其去除，再使用刀轮对半导体结构进行划片切6[0057]在本说明书实施例中，所述第一测试部31和所述第二测试部32为一体成型结由于第一测试部31嵌入所述凹槽结构内，而所述第二测试部32位于所述第一测试部31之7部301嵌入所述凹槽结构H内，因此所述测试结构300与所述划片道200具有更强的结合力，[0075]可以理解的是，本说明书实施例并不限制所述第一测试部301和所述第二测试部8[0082]在本说明书实施例中，采用物理气相沉积工艺在所述凹槽结构H上形成所述测试[0083]作为一具体示例，采用磁控溅射工艺一次形成第一测试部301和第二测试部309

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