CN119497388A 半导体结构及其制造方法、存储器和存储器系统 （长江存储科技有限责任公司）

本公开实施例提供了一种半导体结构及其极层和所述层间绝缘层沿第一方向交替层叠设2第一方向交替层叠设置，所述顶部选择栅层位于多个所述栅极层沿所述第一方向的一侧，和第二子堆叠结构；所述第一子堆叠结构包括交替层叠的所述栅极层和所述层间绝缘层，所述沟道结构包括第一子沟道结构和第二子沟道其中，所述第一子沟道结构包括贯穿所述第一子堆叠结构的第所述第二子沟道结构包括贯穿所述第二子堆叠结构的第二子沟道层4.根据权利要求1至3任一项所述的半导体所述铁电存储层包括沿所述第一方向间隔设置的多个铁电单元，相邻其中，相邻两个所述导电单元之间设有所述层间绝缘层3其中，所述第一栅极接触插塞包括引出部和连接部，所述连所述第一栅极接触插塞自所述堆叠结构的正面延伸至所述堆叠结第一阵列共源极层，位于所述堆叠结构的背面，所述堆叠所述第一导电过孔贯穿所述第一层间介质层且与所述第一阵列所述第二导电过孔贯穿所述第一层间介质层和所述第一阵列共源极层且与所述第一所述第一互连层覆盖所述第一层间介质层，且与第一导电过孔和所述第二导电插塞，所述第二导电插塞贯穿所述堆叠结构且端部第二阵列共源极层，位于所述多个栅极层远离所述第三导电插塞，自所述堆叠结构的正面延伸至所述第二阵列共第一方向交替层叠设置，所述顶部选择栅层位于多个所述栅极层沿所述第一方向的一侧，4其中，所述堆叠结构远离所述顶部选择栅层的一面还在衬底上形成堆叠结构；其中，所述堆叠结构包括第三子层和形成贯穿所述堆叠结构且延伸到所述衬底内在所述沟道孔的侧壁形成所述第一介质层；在所述第一介质层在所述铁电材料层的表面形成所述第二介质在所述导电材料层的表面形成所述第二介质去除位于所述第三子层和所述沟道层之间的所述导电材料层，以5基于所述栅线缝隙结构去除至少部分所述伪栅极层和至少部分伪顶部选在去除所述伪栅极层的位置形成栅极层，在去除所述伪顶部在衬底上形成第一子堆叠结构；其中，所述第一子堆叠结构在所述第一子堆叠结构中形成第一子沟道结构；其中，所述第一在所述第一子堆叠结构上形成第二子堆叠结构；其中，所述在所述第二子堆叠结构中形成第二子沟道结构；其中，所述第二形成贯穿所述第一子堆叠结构且延伸到衬底内的第一沿所述第一子沟道孔的侧向刻蚀所述第二子层，以使所述去除所述第一子沟道孔内所述第一子层侧壁的所述铁电材料层，去除所述第一子沟道孔内所述第一子层侧壁的所述导电材料层，在所述沟道孔的侧壁形成第二介质层；其中，所述第二介质6形成贯穿所述第一子堆叠结构和所述第二子堆叠结构的栅线缝隙基于所述栅线缝隙结构去除至少部分所述伪栅极层，直到显露出所述形成多个第一栅极接触插塞；其中，所述第一栅极接触插塞自所触且沿远离所述衬底的方向延伸至显露于所述堆叠在所述堆叠结构中形成第一导电插塞；其中，所述第一形成覆盖所述刻蚀停止层和所述沟道层的第一阵列形成贯穿所述第一层间介质层且与所述第一阵列共源极层接触的第一形成贯穿所述第一层间介质层和所述第一阵列共源极层，且形成覆盖所述第一层间介质层，且与所述第一导电过孔和所7[0002]铁电存储器(FRAM)是利用铁电材料在外电场作用下的铁电效应来进行信息存储8贯穿所述第二子堆叠结构的第二子沟道层，所述第二子沟道层和所述第一子沟道层电连9[0045]图18a至图18i为本公开实施例提供的一种半导体结构在制造过程中的结构示意[0046]图19a至图19i为本公开实施例提供的又一种半导体结构在制造过程中的结构示[0048]图21a至图21g为本公开实施例提供的再一种半导体结构在制造过程中的结构示BSG(BottomSelectGate)。顶部选择栅TSG被配置为经由位线触点将存储串连接到位线，底部选择栅BSG被配置为将存储串连接到阵列共源极ACS(ArrayCommonSource)。可以通[0051]图1为本公开实施例提供的一种包括存储串的半导体结构该半导体结构包括彼此连接的第一晶圆10和第二晶圆20，第一晶圆10包括存储单元阵列，一晶圆10和第二晶圆20彼此键合或者通过焊间绝缘层120沿第一方向(例如，Z方向)交替层叠设置，顶部选择栅层130位于多个栅极层[0054]沟道结构200包括沟道层210和功能层220，沟道层210贯穿堆叠结构100，功能层接触插塞310包括引出部311和连接部312，连接部312位于相邻层间绝缘层120之间且与一个栅极层110接触；引出部311与连接部312接触且引出部311沿第一方向(Z方向)延伸至显可彼此齐平。不同的第一栅极接触插塞310从堆叠结构正面的不同位置处向堆叠结构内延源极层410。第一导电过孔432贯穿第一层间介质层431且与第一阵列共源极层410相接触。第二导电过孔433贯穿第一层间介质层431和第一阵列共源极层410且与第一导电插塞420[0066]第一互连层434覆盖在第一层间介质层431远离第一阵列共源极层410的一侧，并堆叠结构100且端部与第一阵列共源极层410相接触。也即第一阵列共源极层410还可通过括金属层和金属氮化物层，金属氮化物层覆盖物层覆盖在金属层的外侧壁和顶部(靠近顶部选择栅第一阵列共源极层410接触。栅线隔离结构500用于将堆叠结构100划分为多个存储块500还可用作多个沟道结构的阵列共源极ACS。栅线隔离结构500包括与第一阵列共源极层410相接触的栅线接触层510、以及位于栅线接触层510与堆叠结构的之间的栅线隔离层的一侧(也即位于多个栅极层的下方)，且刻蚀停止层140和栅极层之间设有层间绝缘层[0072]本实施例中，去除衬底重新沉积第一阵列共源极层410的方式能够降低沟道结构130是在形成堆叠结构时直接沉积形成的，也即在制程中直接形成了交替层叠的多晶硅栅成交替层叠的伪栅极层111和层间绝缘层120[0077]台阶区的堆叠结构上形成有第一介质覆盖层150。该半导体结构还包括多个第二[0078]示例地，第二栅极接触插塞320包括金属层和覆盖在金属层外侧壁和底部的金属插塞420和第二栅极接触插塞320具有相顶部选择栅层是先形成了交替层叠的多晶硅栅极材料层和层间绝缘层120、以及多晶硅顶部选择栅材料层，然后在形成沟道结构200之后将多个栅极材料层和顶部选择栅材料层修插塞460自堆叠结构的正面延伸至第二阵列共源极层170，且与第二阵列共源极层170相接型掺杂多晶硅，第二阵列共源极层170和沟道层210的连接方式可被称为SWNN(SideWallN_poly/N_Sub)结构。[0086]在一些实施例中，在衬底11远离堆叠结构的一面还设有部分外围电路(图中未示[0088]此外，图5示出的半导体结构包括与图1相同的沟道结构200和第一栅极接触插塞层110铁电存储层221第二介质层223沟道层210构成的存储单元的数据保介质层223、铁电存储层221和第一介质层222沿着从沟道层210向外的方向依次层叠设置。[0096]图8为本公开实施例提供的又一种沟道结构200的示意图，如图8所示，沟道结构[0097]导电层224和第二介质层223改善了铁电存储层与沟道层、栅极层之间的界面特包括沿第一方向(Z方向)间隔设置的多个铁电单元2211，相邻两个铁电单元2211之间设有[0100]在一些实施例中，如图9所示，每个铁电单元2211和栅极层110(或顶部选择栅层130)之间还可设置有第一介质层222，以改善铁电单元2211和栅极层110(或顶部选择栅层设置在栅极层110侧壁的第一部分A，以及设置在层间绝缘层120表面且沿第一方向相对设结构中通过向顶部选择晶体管的施加激活电压或取消施加激活电压就可控制顶部选择晶位于第一介质层222和沟道层210之间，第三介质层231沿第二方向的尺寸等于铁电存储层221沿第二方向的尺寸。本实施例中，第一介质层222和第三介质层231共同构成栅介质层栅介质层230还包括第三介质层231，第三介质层231位于顶部选择栅层130和第二介质层层230是通过在回刻去除部分导电材料层和铁电材料层的位置填充栅介[0116]图12a至图12d示出的沟道结构200可替换上述任一半导体结构(例如，图1至图6)包括交替层叠的栅极层110和层间绝缘层120，其中，层间绝缘层120位于第一子堆叠结构[0119]继续参见图13，沟道结构200包括第一子沟道结构201和第二子沟道结构202；其中，第一子沟道结构201包括贯穿第一子堆叠结构101的第一子沟道层211，第一子沟道层第一子沟道层211电连接，且第二子沟道层212和顶部选择栅层130之间设有栅介质层230。结构202沿第二方向(X方向)的尺寸可以不同于第一子沟道结构201沿第二方向的尺寸。如第二子沟道层212和第一子沟道层211为掺杂不同原子的多晶硅，或者第二子沟道层212和与第一子沟道层211接触。第二子沟道层212设置在连接触点214上且与连接触点214相接互独立，在调整栅极层110和第一子沟道层211之间的功能层220时不需要考虑顶部选择晶和第一子沟道层211之间还可设有导电单元和第图7a至图10b的功能层替换后所得的沟道结构可替换上述任一半导体结构(例如，图1至图[0126]示例地，将图13示出的堆叠结构100和沟道结构200替换图1示出的半导体结构中塞420和第二导电插塞440均贯穿第二子堆叠结构102和第一子堆叠结构101，刻蚀停止层[0127]示例地，还可将图14示出的堆叠结构100和沟道结构200替换图3示出的半导体结图3中相同的第二栅极接触插塞320和第一导电插塞420均贯穿第二子堆叠结构102和第一施加适当的电压来激活或取消激活对应的沟道结构200。位线的延伸方向与栅线隔离结构导电插塞和第四导电插塞至少一个)、栅极接触插塞(包括第一栅极接触插塞310或第二栅化层可作为用于钝化和保护第一晶圆10的最外层。第一焊盘622的顶表面可从第一钝化层多个外围晶体管可包括NMOS晶体管和PMOS晶体管。相邻外围晶体管710之间设有浅槽隔离[0134]外围晶体管710包括沿平行于外围衬底表面的方向依次设置的第一源漏掺杂区漏插塞732和外围栅极插塞733连接，并且外围互连结构740远离外围衬底21的一侧设有第[0138]本公开上述实施例提供了多种三维铁电存储器的结构，与三铁电存储单元可以在更低的电压下进行编程，因此，沿Z方向上栅极层之间的间距可以减[0145]图18a至图18i为本公开实施例提供的一种半导体结构在制造过程中的结构示意[0152]示例地，在形成铁电材料层811之前，还可在沟道孔20的侧壁和底部形成阻挡层材料层，在导电材料层的表面形成第二介质层223，然后在第二介质层的表面形成沟道层面低于伪顶部选择栅层133的底表面，以在伪顶部选择栅层133和沟道层210之间形成空隙面低于伪顶部选择栅层133的底表面，以去除伪顶部选择栅层133和沟道层210之间的铁电介质层230包括第三介质层231和第二介质层223；剩余的铁电材料层和导电材料层分别形道结构200位于伪栅极层111内的区段的底部和侧壁形成栅线隔离层510，然后形成填充栅线缝隙结构内剩余空间的栅线接触层焊盘引出层620包括第一钝化层621和位于第一钝化层621中的第一焊除第一晶圆10的衬底11和一层层间绝缘层120直到显露出刻蚀停止层140，去除沟道结构200中的功能层220直到显露出沟道层210，去除栅线隔离结构500的栅线隔离层510直到显[0183]形成覆盖刻蚀停止层140、显露出的沟道层210和多晶硅层的第一阵列共源极层[0184]图19a至图19d为本公开实施例提供的又一种半导体结构在制造过程中的结构示[0196]参见图19h，基于栅极缝隙结构去除伪栅极层111、伪顶部选择栅层133和阻挡层[0204]图21a至图21f为本公开实施例提供的再一种半导体结构在制备过程中的结构示且与衬底11和最底部的伪栅极层111之间设有层间绝[0208]在一些实施例中，在第一沟道孔的侧壁形成功能层220的步骤，可以同上述步骤一子堆叠结构101和所述第二子堆叠结构102形成[0214]在第二介质覆盖层190中形成依次层叠设置的多晶硅层131和金属硅化物层132，[0216]继续参见图21c，执行步骤S420，在第二子堆叠结构102中形成第二子沟道结构叠结构100(包括第一子堆叠结构101和第二子堆叠结构102)进行刻蚀处理以在堆叠结构的顶表面和核心区的顶表面平齐。之后形成贯穿堆叠结构100和第一介质覆盖层的虚设沟道结构200,。栅线缝隙结构去除牺牲层171，以及去除位于牺牲层171内的功能层220直到显露出沟道层的侧壁电连接第二阵列共源极层170，第二阵列共源极层170与后续形成的第三导电插塞降低由于层数增加带来的沟道结构底部刻蚀的风险从而利于三维存储器增加堆[0228]本公开实施例提供的半导体结构的制造方法制备得到的三维存储器具有较高存