CN119514431A 一种版图与逻辑图对比lvs验证的方法和装置 （华为技术有限公司）

一种版图与逻辑图对比LVS验证的方法和装置本申请提供了一种版图与逻辑图对比LVS验个裸晶芯片以及至少一个硅通孔TSV的三维集成路版图中的该至少两个裸晶芯片和该至少一个TSV的连接关系与堆叠结构；将该第一网表文件2的LVS验证，所述三维集成电路包括逐层堆叠的至少两个裸晶芯片以及用于连接所述至少获取第一网表文件，所述第一网表文件包括用于描述所述至少根据所述第一版图文件，构建所述三维集成电路的简化模型，所述版图中的所述至少两个裸晶芯片和所述至少一个TSV的连接关系与堆叠结将所述第一网表文件和所述简化模型进行对比，以获得所述三维集成电路的LVS验证获取第一规则文件，所述第一规则文件包括用于描述所述至少根据所述多个规则指令从所述简化模型中确定第二网表文件，根据所述简化模型中的每个裸晶芯片的电路层信息和电路层之间的连接关系以及每确定用于描述所述至少两个裸晶芯片和所述至少一个TSV的连接关系与堆叠结构的第5.根据权利要求1至4中任一项所述的方法，获取所述至少两个裸晶芯片中第一裸晶芯片的接口特征信息所述第一裸晶芯片的一个或者多个接口的接口名称从所述第一裸晶芯片的版图中的多层电路层中提取部分电路层，所根据所述第一裸晶芯片的接口特征信息和所述部分电路层，构37.根据权利要求1至6中任一项所述的方法，在确定所述至少一个TSV为信号TSV时，构建所述至少一个TSV的简化模型为两端口器的LVS验证，所述三维集成电路包括逐层堆叠的至少两个裸晶芯片以及用于连接所述至少化模型包括电路版图中的所述至少两个裸晶芯片和所述至少一个TSV的连接关系与堆叠结获取第一规则文件，所述第一规则文件包括用于描述所述至少根据所述多个规则指令从所述简化模型中确定第二网表文件，根据所述简化模型中的每个裸晶芯片的电路层信息和电路层之间的连接关系以及每确定用于描述所述至少两个裸晶芯片和所述至少一个TSV的连接关系与堆叠结构的第12.根据权利要求9至11中任一项所述的装置，其特征在于，所述至少一个TSV是多个4获取所述至少两个裸晶芯片中第一裸晶芯片的接口特征信息所述第一裸晶芯片的一个或者多个接口的接口名称从所述第一裸晶芯片的版图中的多层电路层中提取部分电路层，所根据所述第一裸晶芯片的接口特征信息和所述部分电路层，构在确定所述至少一个TSV为信号TSV时，构建所述至少一个TSV的简化模型为两端口器计算机程序代码在计算机上运行时，使得计算机执行如权利要求1至8中任一项所述的方5[0002]三维集成电路(three_dimensionalintegratedcircuits,3DIC)是在传统二维一个封装体内于垂直方向叠放两个或两个以上裸晶芯片(die)的封装技术。相较于2D封装技术和2.5D封装技术，3D封装技术的原理是制作芯片堆叠结构，并且直接使用硅通孔(throughsiliconvia,TSV)来连接上下不同裸晶芯片的电子信号，以直接将记忆体或其[0003]版图与逻辑图对比(layoutversusschematics,LVS)验证用于验证集成电路或[0004]本申请实施例提供一种版图与逻辑图对比LVS验证的方法及装置，能够将3D堆叠于三维集成电路的LVS验证，该三维集成电路包括逐层堆叠的至少两个裸晶芯片以及用于网表文件包括用于描述该至少两个裸晶芯片和该至少一个TSV的逻辑连接关系的网表语[0006]在本申请实施例的方案中，通过构建该至少两个裸晶芯片和该至少一个TSV的简化模型，将三维堆叠部分的LVS验证转化成可通过常规2D的LVS验证工具对其进行完整的6据该简化模型中的每个裸晶芯片的电路层信息和电路层之间的连接关系以及每个TSV的输规则指令；确定用于描述该至少两个裸晶芯片和该至少一个TSV的该连接关系与该堆叠结一规则文件，使得LVS验证过程能够使用融合的规则指令而非各代工厂给出的不同语法的中的多层电路层中提取部分电路层，该部分电路层包括该至少一个TSV中的至少部分TSV；该信号TSV用于传输信号；根据该至少一个TSV的功能种类，构建该至少一个TSV的简化模7用于三维集成电路的LVS验证，该三维集成电路包括逐层堆叠的至少两个裸晶芯片以及用网表文件，该第一网表文件包括用于描述该至少两个裸晶芯片和该至少一个TSV的逻辑连该简化模型中的每个裸晶芯片的电路层信息和电路层之间的连接关系以及每个TSV的输入则指令；确定用于描述该至少两个裸晶芯片和该至少一个TSV的该连接关系与该堆叠结构的版图中的多层电路层中提取部分电路层，该部分电路层包括该至少一个TSV中的至少部8该至少一个TSV的简化模型为两端口器件模型，该两端口器件模型的两个端口包括输入端[0042]为了便于理解本申请的技术方案，下面对本申请提到的专业术语进行简单的说与基板的表面直接接触，例如扇出型晶圆级封装(fan_outwafer_levelpackaging,FOWLP)和扇出型板级封装(fan_outpanellevelpackage,FOPLP)。除了极少数通过键合9在2D封装技术的基础上发展起来，2D+封装技术是指通过键合线连接的裸晶芯片堆叠集成(die)或者无源器件并排放置在硅中介层(Siinterposer)上，裸晶芯片或者无源器件通过是3D集成芯片的概念被提出来。如图1中的虚线框所示，3D集成芯片通过垂直堆叠芯片裸[0048]如图1所示，与2D封装通过键合线互连以及2种类的多个裸晶芯片，例如动态随机存储器(dynamicrandomaccessmemory,DRAM)中的芯片或者无源器件如图1中的die#1和die#3安装在中介层(interposer)上，中介层可以提证流程的输入文件一般包括原理图网表(schematicnetlist)文件、设计规则(ruledeck)文件以及版图布局(layoutstream)[0052]原理图网表文件可以包括电路网表，例如门级的Verilog网表结合仿真电路模拟器(simulationprogramwithintegratedcircuitemphasis,spice)模型/CDL(circuit的物理版图描述。例如，在本申请的实施例中，版图布局文件可以是GDSII(graphicalfield_effecttransistor,MOSFET)通常会采用版图折叠的方法等效多个晶体管的并联，出现物理网表或者说版图上的相互连接的两个节点在电路网表或者说原理图上对应的位[0058]最后，根据输出的包括错误报告的LVS验证信息，对输入的版图布局文件进行修[0059]现阶段，对于2D封装技术和2.5D封装技术图1所示，最底层的die#1与上一层的die#2的其中一个接口连接，但是由于图1中的多个die#2的完整版图完全相同进而定义的接口特征信息同样完全相同，此时若使用2.5D封装技术的LVS验证方法会出现die#1与所有die#2的同一个接口连接的错误情况。此外，当3D维堆叠结构的LVS验证。三维集成电路除三维堆叠结构的其他部分可以通过常规的2D封装包括虚线框中的逐层堆叠的至少两个裸晶芯片以及用于连接至少两个裸晶芯片的至少一通孔，若该100个硅通孔或者数量更多的硅通孔都进行模块化，则效率较低且网表内容复[0070]其中，图4中的(a)中的从下至上的四层裸晶芯片分别被实例化为die子模块中的括电路版图中的该至少两个裸晶芯片和该至少一个TSV的连接关系与堆叠芯片的接口特征信息以及裸晶芯片和硅通孔之间的连接关系等可以从步骤320中的第一版[0076]图5示出了一种硅通孔的简化模型的示意图。其中，硅通孔的功能种类包括信号示的U_TSV1和U_TSV2，而电源TSV的输入输出端口可以用于连接裸晶芯片的电源接口以传网表文件中描述电源TSV用于提供一个或者多个裸晶芯片的电源能量。在本申请的另一些[0078]图6示出了一种裸晶芯片的简化模型的示意图。裸晶芯片的简化模型中可以包括330可以和步骤310没有执行的先后顺序，本申请可以根据步骤330得到的简化模型确定裸文件。上述描述裸晶芯片和硅通孔的堆叠结构的网表也可以基于步骤330中的堆叠结构的[0080]步骤340：将该第一网表文件和该简化模型进行对比，以获得该三维集成电路的少两个裸晶芯片、至少一个硅通孔以及堆叠部分的连接关系和堆叠结构的多个规则指令；系和堆叠结构的网表语句；最终将步骤310中的第一网表文件和上述第二网表文件进行对layerlayerMetal#1＝8”意为定义一个裸晶芯片的版图中的电路层Metal#1且电路层Metal#1的编号为8，“ConnectMetal#1Metal#2byvia#1”意为电路层Metal#1和电路层Metal#2通过通孔via#1连接。通孔via#1的规则指令的定义方式与电路层的规则指令的定指令中可以包括不同裸晶芯片的电路层或者电路层通孔连接)以及堆叠结构中的硅通孔穿透了几层裸晶芯[0084]示例性地，若裸晶芯片die#4中的Metal#3的一个接口与裸晶芯片die#5中的Metal#4的一个接口通过硅通孔via#2相连，则第一规则文件在die#4相关的规则指令中定义Metal#3，在die#5相关的规则指令中定义Metal#4，定义硅通孔via#2，并定义连接关系证工具在简化模型中定位至die#4的电路层Metal#3、die#5的电路层Metal#4以及硅通孔于不同的代工厂(foudary)，即多个裸晶芯片和TSV对应的工艺设计包(processdesign[0086]本申请的方法300提出一种高效简单并且验证完整度高的3DIC的LVS验证方法。裸晶芯片中所有具备连接关系的接口的名字和坐标位置，例如信号引脚pin的名字和坐标如，本申请可以通过脚本解析逐层堆叠的多个芯片裸晶产生的库交换文件(library[0090]如图6中的(b)所示，标号2为从每个裸晶芯片的完整版图中的所有电路层中提取晶芯片die#6内部的其中一个电路层Metal#3连接，则裸晶芯片die#6中需要提取的部分电路层可以是电路层Metal#3的上下共K层电路层(图中取值为5)。再例如，如图6中的(c)所括了图6中的(a)中的被提取的存在连接关系的所有接口中，在经过图6中的(a)中被提取的各个裸晶芯片的接口引脚pin的信息以及图6中的(b)和(c)导出的各个裸晶芯片的部分电路层的GDS图形之后，通过脚本工具提取每个接口引脚[0093]通过将图6中的标号1～3的内容进行整合，去除了原版图文件中冗余的电路层和要对等效模型进行校正，以确保在LVS验证过程中作为版图布局文件的等效模型能够不报取多层电路层的GDS图形时只提取了部分电路层，因此在部分电路层中的电源布线或者信[0095]该开路布线的情况对于LVS验证有着很大影响，因此需要对开路布线进行识别和提取该部分电路层中的断路电源布线和断路信号布线,并设计一个或者多个布线平面将原可以连通于布线平面3。该一个或者多个布线平面可以是通过规则指令定义在第一规则文现有的2D集成电路的LVS验证方法，即验证单个裸晶芯片中是否存在断路的电路布线和断与其中一个die#2的一个接口连接，最终在本申请的实施例中的LVS验证过程会出现die#1过脚本工具对三份die#2的简化模型中的3层电路层进行单独编号，三份的die#2的简化模[0101]图9是根据本申请实施例提供的一种版图与逻辑图对比LVS验证的装置的示意性息和电路层之间的连接关系以及每个TSV的输入端口和输出端口的连接信息，确定用于描[0113]图10是本申请实施例提供的一种版图与逻辑图对比LVS验证的装置的硬件结构示