CN119517124A 存储器控制器的操作方法、存储器控制器及存储器系统 （长江存储科技有限责任公司）

本申请提供了一种存储器控制器的操作方储块包括已编程的第一存储单元页和未编程的第一存储单元页所耦接的第一字线的数量大于2确定所述第一存储单元块满足第一条件，所向位于耦接在所述第一字线的所述第一存储单元页和耦接在所述第二字线的所述第根据所述第一存储单元块的读取次数，获得所述第一存储单确定所述第一存储单元块满足第一条件，所3控制所述后端接口发送所述第一写入命令给所述存储器，还指一字线的所述第一存储单元页和耦接在所述第二字线的所述第二存储单元页之间的存储控制所述后端接口发送第三写入命令给存储器，指示向根据所述第一存储单元块的读取次数，获得所述第一存储单4确定所述第一存储单元块满足第一条件，所响应于所述第一字线的数量不大于所述第一阈值，向所述存储器发送第一写入命令，所述第一写入命令指示从耦接在所述第一存储单元块中第二字线的所述第二存储单元页在所述第二字线的所述第二存储单元页之间的存储单19.根据权利要求18所述的一种存储器系统，其特征在于，所述存储器控制器被配置响应于所述第一存储单元块不满足所述第一条件，向所述存储器发送第二写入命令，响应于所述第一字线的数量大于所述第一阈值，确定待写入数据的第二存储单元块，5[0002]非易失性存储器(例如NAND闪存)具有成本低、容量高及改写速度快等优点。在接的第一字线的数量小于第一阈值时，向耦接在第二字线未编程的存储单元页写入数据；6线的读取次数，在一定程度上避免了单根第一字线中的第一存储单元页被多次读取数据，7线的第一存储单元页和耦接在第二字线的第二存储单元页之间的存储单元页写入无效数8[0037]图8为本申请实施例提供的存储器系统中其中一种存储器控制器操作方法的流程[0040]图11为本申请实施例提供的存储器系统中其中另一种存储器控制器操作方法的[0041]图12为本申请实施例提供的存储器系统中存储器响应第一写入命令的流程示意[0044]图15为本申请实施例提供的存储器系统中存储器响应第二写入命令的流程示意[0047]图18为本申请实施例提供的存储器系统中存储器响应第三写入命令的流程示意9NAND两种架构的存储器，本申请以NAND闪存为示例进行进一步的说明。三维(three_块中全部的存储单元页(page)均已编程(program)的存储单元块称为完全编程块(close[0058]在本申请实施例中，NAND闪存中的存储单元可以为浮栅(floatinggate)晶体管或者电荷捕获(chargetrap)型场效应[0059]图2示出了本申请一种可能的存储单元串111的局部截面示意图。存储单元串111可以在衬底220上方垂直地延伸穿过存储器堆叠层210。衬底220可以包括硅(例如，单晶[0060]存储器堆叠层210可以包括交替的栅极导电层211和电介质层212。存储器堆叠层210中的栅极导电层211和电介质层212的数量可以确定存储单元串111中的存储单元114的[0061]栅极导电层211可以包括导电材料，导电材料包括但不个栅极导电层211可以包括围绕存储单元114的控制栅极，并且在存储器堆叠层210的顶部储器堆叠层210的底部处的栅极导电层211可以横向地延伸作为底部选择线250(ground元串111中顶部选择晶体管112的栅极均耦接至同一条顶部选择线；每个存储单元串111中[0064]存储单元片110中的M个存储单元串111与M条位线(bitline，BL)一一对应的耦中的存储单元串111与其它(N_1个)存储单元片110中对应位置的存储单元串111耦接至同[0065]对于N个存储单元片110中的N*M个存储单元串111，任意一个存储单元串111中存储单元114的控制栅极与其它(N*M_1个)存储单元串111中对应位置的存储单元114的控制其它(N*M_1个)存储单元串111中对应位置的虚设存储单元113的控制栅极耦接至同一条伪[0066]N*M个存储单元串111中的底部选择晶体管115的源极可以耦接至公共源极线(commonselectline，CSL)，公共源极线也可以称为阵列公共源极(arraycommon115的源极可以采用如漏极相似的方式，N个存储单元片110中的存储单元串111可以共用M条源极线，也就是说任意一个存储单元片110中的存储单元串111与其它(N_1个)存储单元[0068](read)操作也就是测量存储单元页中所有存储单元114的阈值电压Vt。因为直接的选择字线(selectedWL)施加读取电压Vread，并向选择字线之外的的非选择字线[0070]如图5所示，经过感测时长Tsense后，通过比较感测节点的电压VSO和门限电压点的电压VSO小于门限电压Vtrip，则说明待读取存储单元导通(感测节点的放电回路导通，[0071]对部分编程块进行读取操作时，通过电压Vpass使得非选择字线耦接的存储单元耦接的存储单元造成弱编程的效果，累积的弱编程可能会导致存储单元的数据比特翻转。[0072]本申请实施例根据部分编程块的读取次数反映读干扰对未编程的存储单元页的戴设备、智能传感器、移动电源、虚拟现实(virtualreality，VR)设备、增强现实接口协议可以用包括通用串行总线(universalserialbus，USB)协议、多媒体卡(multi控制器310(例如，图6中的存储器控制器310)接收的控制命令并且将其中继到控制逻辑单冲器，以缓冲数据并且将其中继到存储单元阵列500或从存储单元阵列500中继或缓冲数响应于来自存储器控制器310的命令(command，CMD)或控制信号生成操作信号来控制行解[0079]电压发生器440可以使用外部电源电压或内部电源电压，来生成用于对存储单元通过电压Vpass、读取电压Vread和验证电压Vvfy等，以及施加于位线上的编程禁止电压[0080]行解码器430可以响应于控制逻辑单元420的操作信号，将从电压发生器440生成430被配置为对耦合到存储单元阵列500中的一个或多个选择字线的存储器320单元执行编[0081]列解码器460可以响应于控制逻辑单元420的操作信号，来选择存储单元阵列500[0082]页缓冲器450可以根据来自控制逻辑单元420的操作信号从存储单元阵列500读取的第二存储单元页中所有存储单元114的浮置栅极(或电荷阱)中几乎没有存储电荷，阈值分编程块，同一存储单元片110中相邻的已编程的第一存储单元页(阈值电压高)和未编程器控制器310在确定待写入数据的第一存储单元块时，会优先将部分编程块作为第一存储[0089]应当理解，存储器控制器310可以向存储器320发送读取命令以从存储器320中已[0091]具体的，通常逻辑到物理(logicaltophysical)地址映射表(以下简称为“L2P表”)中，物理地址一般包括存储单元块100的编号以及存储单元块100内存储单元页的编个已编程的第一存储单元页的第一字线的读取次数来确定第一存储单元块是否满足第一取次数平均到单个已编程的第一存储单元页的平均值作为已编程的第一存储单元页的读储器控制器310通过判断已编程的第一存储单元页的读取次数与预设阈值的大小关系来确扰对未编程的第二存储单元页的影响还不足以使未编程的第二存储单元页不满足编程条[0102]当向一个存储单元块100写入数据时，可能存在多种编程方式，例如按字线(by储单元片110中的存储单元页再编程下一个存储单元片110中存储单元页。WL2group0WL2group1储单元页，则第二写入命令指示存储器320中的外围电路400从WL0group1开始向未编程第二写入命令指示存储器320中的外围电路400从WL1group0开始向未编程的第二存储单入命令指示存储器320中的外围电路400从WL2group0开始向未编程的第二存储单元页写入数据。次数阈值，存储器控制器310则判断已编程的第一存储单元页所耦接的第一字线的数量是和耦接在第二字线的第二存储单元页之间的存储单元页写入无效数据。由于在读取数据数据的存储单元块时，则存储器控制器310可以控制存储器320中的外围电路400向第二存存储器320发送第二写入命令，以指示存储器320中的外围电路400向未编程的第二存储单外围电路还向位于耦接在第一字线的未编程的第一存储单元页和耦接在第二字线的未编400向与第三字线耦接的未写入数据的第二存储单元页储单元页写入数据旨在表明写入数据的起始存储单元页，并不意味只是向第一字线(或第器320可以根据多种编程方式(例如按字线编程的方式或按串编程的方式)对其它字线上的读取次数的第一缓存单元810和/或用于缓存第一存储单元块的读取次数第二缓存单元[0138]本申请实施例提供的一种存储器控制器的操作方法、存储器控制器及存储器系