CN119517134A 一种存储器和压缩读取方法 （长鑫科技集团股份有限公司）

该存储器包括多个存储块，每一存储块包括2个一半的第一数据组和前一半的第二数据组产生数据组和后一半的第二数据组产生高位压缩数2所述控制电路，与对应的所述存储块连接，配置为对所述存储块中的所述第一压缩模块，与所述控制电路连接，配置为接收并所述第二压缩模块，与所述控制电路连接，配置为接收并所述控制电路，具体配置为在开启目标字线的情况下，对所述第一存第三压缩子模块，与所述第一压缩子模块和所述第二压缩第六压缩子模块，与所述第四压缩子模块和所述第五压缩4.根据权利要求3所述的存储器，其特征在于，所述第一第i个所述第一运算单元，配置为对第0个所述第一数据组的第3第i个所述第三运算单元，配置为对第0个所述第二数据组的第第i个所述第一逻辑器，配置为接收第0个所述第一数据组的第第i个所述第二逻辑器，配置为接收第2个所述第一数据组的第所述第二运算单元，配置为若N个第一结果信号和N个第二结果信号均为第i个所述第三逻辑器，配置为接收第0个所述第二数据组的第第i个所述第四逻辑器，配置为接收第2个所述第二数据组的第所述第四运算单元，配置为若N个所述第三结果信号和N个所述第四结果4所述第三压缩子模块，配置为若所述第一中间数据和所述第二中间数据均为第三状8.根据权利要求3所述的存储器，其特征在于，第i个所述第五运算单元，配置为对第4个所述第一数据组的第所述第六运算单元，与N个所述第五运算单元连接，配置为接收N个所第i个所述第七运算单元，配置为对第4个所述第二数据组的第所述第八运算单元，与N个所述第五运算单元连接，配置为接收N个所所述第五逻辑器，配置为接收第4个所述第一数据组的第i位数据信号和第5个所述第第五结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个所述第五结果信所述第六逻辑器，配置为接收第6个所述第一数据组的第i位数据信号和第7个所述第所述第六运算单元，配置为若N个所述第五结果信号和N个所述第六结果第i个所述第七逻辑器，配置为接收第4个所述第二数据组的第5第i个所述第八逻辑器，配置为接收第6个所述第二数据组的第所述第八运算单元，配置为若N个所述第七结果信号和N个所述第八结果所述第六压缩子模块，配置为若所述第三中间数据和所述第四中间数据均为第三状12.根据权利要求1_11任一项所述的存储器，其特征在于，所述存储器还包括译码电所述译码电路，配置为对所述压缩读指令进行译码，产生每一所其中，对于被选中的所述存储块，其对应的所述行地址信号针对每一被选中的所述存储块，对前一半的所述第一数据组和前67[0020]在一些实施例中，所述第一压缩子模块包括N个第一运算单元和1个第二运算单并对第2个所述第一数据组的第i位数据信号和第3个所述第一数据组的第i位数据信号进配置为对第0个所述第二数据组的第i位数据信号和第1个所述第二数据组的第i位数据信8[0025]在一些实施例中，所述第四压缩子模块包括N个第五运算单元和1个第六运算单个所述第五运算单元，配置为对第4个所述第一数据组的第i位数据信号和第5个所述第一第6个所述第二数据组的第i位数据信号和第7个所述第二数据组的第i位数据信号进行比9读指令进行译码，产生每一所述存储块的行地址信号组和每一所述存储块的列地址信号的存储块中的2个存储半部均被选中以输出多个第一数据组和多个第二数据组，能够使得技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，[0045]同步动态随机存取存储器(SynchronoμsDynamicRandomAccessMemory，储半部(halfBank)，每个halfBank包括8个存储列组(即第0个存储列组～第7个存储列配置为接收第三中间数据和第四中间数据，对第三中间数据和第四中间数据进行压缩处[0068]在这个前提下，以下示例性的提供一种低位压缩数据和高位压缩数据的压缩规二压缩子模块122包括N个第三运算单元23和1个第[0070]第i个第一运算单元21，配置为对第0个第一数据组的第i位数据信号DQ0_A[i]和个第一数据组的第i位数据信号DQ2_A[i]和第3个第一数据组的第i位数据信号DQ3_A[i]进[0071]第i个第三运算单元23，配置为对第0个第二数据组的第i位数据信号DQ0_B[i]和个第二数据组的第i位数据信号DQ2_B[i]和第3个第二数据组的第i位数据信号DQ3_B[i]进的第i位数据信号DQ0_A[i]和第1个第一数据组的第i位数据信号DQ1_A[i]；若所接收的数组的第i位数据信号DQ2_A[i]和第3个第一数据组的第i位数据信号DQ3_A[i]；若所接收的数据信号电平相同，则输出第一状态的第i个第二结果信号；若所接收的数据信号电平不[0074]第二运算单元22，配置为若N个第一结果信号和N个第二[0076]在一些实施例中，每一第三运算单元23均包括第三逻辑器23的第i位数据信号DQ0_B[i]和第1个第二数据组的第i位数据信号DQ1_B[i]；若所接收的数组的第i位数据信号DQ2_B[i]和第3个第二数据组的第i位数据信号DQ3_B[i]；若所接收的数据信号电平相同，则输出第一状态的第i个第四结果信号；若所接收的数据信号电平不[0084]如图6所示，第四压缩子模块131包括N个第五运算单元25和第五压缩子模块132包括N个第七运算单元27和1个第[0085]第i个第五运算单元25，配置为对第4个第一数据组的第i位数据信号DQ4_A[i]和个第一数据组的第i位数据信号DQ6_A[i]和第7个第一数据组的第i位数据信号DQ7_A[i]进[0086]第i个第七运算单元27，配置为对第4个第二数据组的第i位数据信号DQ4_B[i]和个第二数据组的第i位数据信号DQ6_B[i]和第7个第二数据组的第i位数据信号DQ7_B[i]进[0106]这样，在压缩读指令的执行过程中，存储块的2个存储半部各自输出一组数据信个第一数据组和多个第二数据组被压缩成高位压缩数据和低位压缩数据，数据压缩比提