VHDL-存储器.ppt

1、典型的存储器模块有：寻址存储器：ROMRAM顺序存储器：FIFOStack(LIFO),存储器模块的VHDL设计,ROM和RAM属于通用大规模器件，一般不需要自行设计;但是在数字系统中，有时也需要设计一些小型的存储器件，用于特定的用途：l例如临时存放数据，构成查表运算等。此类器件的特点为地址与存储内容直接对应，设计时将输入地址作为给出输出内容的条件，采用条件赋值方式进行设计。,寻址存储器的VHDL设计,设计思想：将每个8位数组作为一个字（word）；总共存储16个字；将ram作为由16个字构成的数组，以地址为下标；通过读写控制模式实现对特定地址上字的读出或写入；,寻址存储器设计：16x8位RA

2、M,libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitykramisport(clk,wr,cs:instd_logic;d:inoutstd_logic_vector(7downto0);adr:instd_logic_vector(3downto0);endkram;,寻址存储器设计：16x8位RAM,architecturebehofkramissubtypewordisstd_logic_vector(7downto0);typememoryisarray(0to15)ofword;si

3、gnaladr_in:integerrange0to15;signalsram:memory;beginadr_in=conv_integer(adr);-将地址转换为数组下标process(clk)begin,寻址存储器设计：16x8位RAM,if(clkeventandclk=1)thenif(cs=1andwr=1)then-片选、写sram(adr_in)=d;endif;if(cs=1andwr=0)then-片选、读d=sram(adr_in);endif;endif;endprocess;endbeh;,寻址存储器设计：16x8位RAM,ROM的内容是初始设计电路时就写入到内部的

4、，通常采用电路的固定结构来实现存储；ROM只需设置数据输出端口和地址输入端口；设计思想：采用二进制译码器的设计方式，将每个输入组态对应的输出与一组存储数据对应起来；,寻址存储器设计：16x8位ROM,libraryieee;useieee.std_logic_1164.all;entityromisport(dataout:outstd_logic_vector(7downto0);addr:instd_logic_vector(3downto0);ce:instd_logic);endrom;,寻址存储器设计：16x8位ROM,architecturedofromissignalid:std

5、_logic_vector(4downto0);beginid=addrdataout=00001111whenid=00000else11110000whenid=00010else11001100whenid=00100else00110011whenid=00110else10101010whenid=01000else01010101whenid=01010else10011001whenid=01100else,寻址存储器设计：16x8位ROM,01100110whenid=01110else00000000whenid=10000else11111111whenid=10010el

6、se00010001whenid=10100else10001000whenid=10110else10011001whenid=11000else01100110whenid=11010else10100110whenid=11100else01100111whenid=11110elseXXXXXXXX;endd;,寻址存储器设计：16x8位ROM,顺序存储器的特点是不设置地址，所有数据的写入和读出都按顺序进行；数据写入或读出时通常采用移位操作设计；在设计时必须考虑各存储单元的存储状态；,顺序存储器（堆栈和FIFO）的设计,设计要求：存入数据按顺序排放；存储器全满时给出信号并拒绝继续存入；

7、数据读出时按后进先出原则；存储数据一旦读出就从存储器中消失；,堆栈（后进先出存储器）的设计,设计思想：将每个存储单元设置为字（word）；存储器整体作为由字构成的数组；为每个字设置一个标记（flag），用以表达该存储单元是否已经存放了数据；每写入或读出一个数据时，字的数组内容进行相应的移动，标记也做相应的变化；,堆栈（后进先出存储器）的设计,libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_signed.all;entitystackisport(datain:instd_l

8、ogic_vector(7downto0);push,pop,reset,clk:instd_logic;stackfull:outstd_logic;dataout:bufferstd_logic_vector(7downto0);endstack;,堆栈设计：移位寄存器方式,architecturebofstackistypearraylogicisarray(15downto0)ofstd_logic_vector(7downto0);signaldata:arraylogic;signalstackflag:std_logic_vector(15downto0);beginstackf

9、ull=stackflag(0);process(clk,reset,pop,push)variableselfunction:std_logic_vector(1downto0);beginselfunction:=push,堆栈设计：移位寄存器方式,ifreset=1thenstackflag0);dataout0);foriin0to15loopdata(i)ifstackflag(0)=0thendata(15)=datain;stackflagdataoutnull;endcase;endif;endprocess;endb;,堆栈设计：移位寄存器方式,architecturebof

10、stackistypearraylogicisarray(15downto0)ofstd_logic_vector(7downto0);signaldata:arraylogic;beginprocess(clk,reset,pop,push)variablep:naturalrange0to15;variableselfunction:std_logic_vector(1downto0);variables:std_logic;begin,堆栈设计：地址指针方式,stackfull0);s:=0;foriin0to15loopdata(i)=00000000;endloop;elsifclk

11、eventandclk=1thenifp15andselfunction=10thendata(p)=datain;p:=p+1;endif;,堆栈设计：地址指针方式,ifp=15andselfunction=10ands=0thendata(p)0andselfunction=01ands=0thenp:=p-1;dataout=data(p);endif;ifp=15andselfunction=01ands=1thendataout=data(p);s:=0;endif;endif;endprocess;endb;,堆栈设计：地址指针方式,设计要求：存入数据按顺序排放；存储器全满时给出信

12、号并拒绝继续存入；全空时也给出信号并拒绝读出；读出时按先进先出原则；存储数据一旦读出就从存储器中消失；,FIFO（先进先出存储器）的设计,设计思想：结合堆栈指针的设计思想，采用环行寄存器方式进行设计；分别设置写入指针wp和读出指针rp，标记下一个写入地址和读出地址；地址随写入或读出过程顺序变动；设计时需要注意处理好从地址最高位到地址最地位的变化；,FIFO（先进先出存储器）的设计,libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_signed.all;entitykfifoi

13、sport(datain:instd_logic_vector(7downto0);push,pop,reset,clk:instd_logic;full,empty:outstd_logic;dataout:outstd_logic_vector(7downto0);endkfifo;,FIFO设计：地址指针方式,architecturebofkfifoistypearraylogicisarray(15downto0)ofstd_logic_vector(7downto0);signaldata:arraylogic;signalfi,ei:std_logic;-为全满全空设置内部信号，以

14、便内部调用；signalwp,rp:naturalrange0to15;-写入指针和读出指针；begin,FIFO设计：地址指针方式,process(clk,reset,pop,push)variableselfunction:std_logic_vector(1downto0);beginfull0);foriin0to15loopdata(i)=00000000;endloop;,FIFO设计：地址指针方式,elsifclkeventandclk=1theniffi=0andselfunction=10andwp15thendata(wp)=datain;-写入数据;wp=wp+1;ifw

15、p=rpthenfi=1;endif;ifei=1thenei=0;endif;endif;iffi=0andselfunction=10andwp=15thendata(wp)=datain;wp=0;ifwp=rpthenfi=1;endif;ifei=1thenei=0;endif;endif;,FIFO设计：地址指针方式,ifei=0andselfunction=01andrp15thendataout=data(rp);-读出数据;rp=rp+1;ifwp=rpthenei=1;endif;iffi=1thenfi=0;endif;endif;ifei=0andselfunction

16、=01andrp=15thendataout=data(rp);rp=0;ifwp=rpthenei=1;endif;iffi=1thenfi=0;endif;endif;endif;endprocess;endb;,libraryieee;useieee.std_logic_1164.all;librarylpm;uselpm.lpm_components.all;entityfifo2isport(data:instd_logic_vector(7downto0);wrreq,rdreq,clock,aclr:instd_logic;q:outstd_logic_vector(7downto0);full,empty:outstd_logic;usedw:outstd_logic_vector(3downto0);endfifo2;,FIFO设计：利用参数化模块,architecturestroffifo2issignalsub_wire0:std_logic_vector(3downto0);signalsub_wire1:std_logic;signalsub_wire2:std_logic_vector(7downto0);signalsub_wire3:std_logic;beginusedw=sub_w