QUARTUS II 快速入门.ppt

1、a,1,QUARTUS使用指南,计算机系统结构研究所 王娟,2020/6/24,a,2,本课程的目标,通过教学使学生了解QUARTUSII的特点，掌握在QUARTUSII软件平台上进行文本输入及仿真的基本方法，掌握设计项目的编译、模拟与仿真等常规操作技术。,2020/6/24,a,3,主要内容,一、QUARTUSII概述 二、 QUARTUSII的下载与安装 三、QUARTUSII的基本操作步骤 四、 QUARTUSII实例演示,2020/6/24,a,4,一、QUARTUSII概述,QUARTUSII是美国Altera公司提供的可用于可编程片上系统(SOPC)开发的综合开发环境,是进行SOP

2、C设计的基础.集成环境包括以下内容:系统级设计,嵌入式软件开发,可编程逻辑器件(PLD)设计,综合,布局和布线,验证和仿真. 其应用方法与设计流程对于其他流行的EDA工具的使用具有一定的典型性和一般性。,2020/6/24,a,5,QUARTUSII授权文件的安装,两种授权方式 NODE-LOCKED(FIXEDPC)LICENSE NETWORK LICENSE 用户可在,2020/6/24,a,6,从Altera网站下载安装程序,访问 选择： 教育与活动 大学计划 设计软件 学生专栏 选择：下载 Quartus 网络版软件 进入下载中心 选择： Download Free Software

3、 出现申请表 填写申请表并注册登记 请务必记住你的用户名（User Name）和口令（Password）。 点击 Submit Request（递交申请） 将得到Quartus网络版,2020/6/24,a,7,申请授权许可证（ license ）,在Windos界面下，使用命令 开始 | 运行 | cmd ， 出现DOS命令提示符， 在DOS命令提示符下键入命令： ipconfig /all 在屏幕显示的结果中，在 physical address 后面有一串12位的16进制数，这就是本计算机的NIC（每2个数字之间有连字符隔开）。 例如：00-0F-7D-86-3E-25。,- 准备工作：

4、查找当前计算机的NIC - - （Network Interface Card ）,2020/6/24,a,8,申请授权许可证（ license ）,访问ALTERA网站，申请 license。 ALTERA 通过 EMAIL 发送授权文件 license.dat 给你。 用查看得到的结果替换LICENSE文件中的HOSTID,2020/6/24,a,9,Tools license Setup,2020/6/24,a,10,三、 QUARTUSII的基本操作步骤,双击Quartus II图标,2020/6/24,a,11,Quartus II主界面,2020/6/24,a,12,File菜单的

5、一个实例,2020/6/24,a,13,Quartus II主界面的一个实例,2020/6/24,a,14,用户定制主界面,选择命令ToolsCustomize 在对话框中操作：,2020/6/24,a,15,Quartus II设计流程,编写VHDL程序（使用Text Editor） 编译VHDL程序（使用Compiler） 仿真验证VHDL程序（使用Waveform Editor,Simulator） 进行芯片的时序分析（使用Timing Analyzer） 安排芯片管脚位置（使用Floorplan Editor） 下载程序至芯片（使用Programmer）,2020/6/24,a,16,

6、四、 QUARTUSII实例演示,2020/6/24,a,17,开始一个新项目,Project: 项目，工程，设计 Quartus2只对项目进行编译，模拟，编程. 而不对单独的文件，除非把该文件设置为项目,2020/6/24,a,18,任何一项设计都是一个项目（Project）,都必须为此项目建立一个放置与此项目相关文件的文件夹，如果各个设计都不加整理地放在默认的目录下，势必造成文件管理的混乱。此文件夹中不仅包括设计输入的源文件（.vhd），还包括编译过程中产生的一系列文件。此文件夹被默认为工作库（Work library）,2020/6/24,a,19,注意事项,对于一个设计，创建一个单独的

7、目录，该目录的路径从根目录开始都必须是英文名称，任何一级目录都不能出现中文字样，且不能包含空格，否则在读文件时会发生错误； 将设计的源文件（.vhd）放在对应的目录底下，编译等过程中产生的文件也就自动放在该目录下了。,2020/6/24,a,20,指定新项目的工作目录及名称,选择命令File | New Project Wizard 在对话框中操作：,2020/6/24,a,21,将本项目所需文件包含进来的窗口,2020/6/24,a,22,为本项目指定目标器件,2020/6/24,a,23,指定所需的第三方EDA工具,2020/6/24,a,24,设计的VHDL描述,2020/6/24,a,

8、25,进入文本编辑器,2020/6/24,a,26,文本编辑器窗口,文件名后缀： VHDL： .vhd； Verilog： .v； AHDL: .tdf。,2020/6/24,a,27,在文本编辑器中利用VHDL模板,选择Edit | Insert Template| VHDL（或点击鼠标右键 ）,2020/6/24,a,28,插入Entity模板后的文本编辑器窗口,将带双下划线的虚拟标识符替换为用户自己的标识符,2020/6/24,a,29,4 位加法器的VHDL代码,2020/6/24,a,30,4 位加法器的VHDL代码（续）,a,31,综合和编译,2020/6/24,a,32,编译前的

9、准备工作,Quartus II 只对项目进行编译 方法1：先借助于New Project Wizard创建一个新项目，再创建设计输入文件（已介绍）。 方法2：先建立设计输入文件，再将其设置为顶层文件，进一步确定其为项目。 选择命令ProjectSet as Top-Level Entity，,2020/6/24,a,33,进入编译器,选择命令ProcessingCompiler Tool ，打开编译器窗口： 编译器包含5个主模块，可以连续运行5个模块，也可以单独运行某模块。,2020/6/24,a,34,编译器的 5 个主模块,分析和综合（Analysis 产生EDA工具网表（EDA Netl

10、ist Writer）模块：目的是与其他EDA工具相衔接。,2020/6/24,a,35,编译结果的报告,本例为加法器的编译结果：,2020/6/24,a,36,容易出现的错误,错将设计文件存入了根目录，并将其设定成工程，找不到工作库时，报错为： Error：Cant open VHDL “WORK” 文件后缀名不是.vhd，在设定工程后编译时，报错为： Error：Line1，File e:half_adderhalf_adder.tdf:TDF syntax error 设计文件名与实体名不符时，如写成adder.vhd，编译时，报错为： Error:Line1,VHDL Design F

11、ile “adder.vhd“ must contain,2020/6/24,a,37,发现并纠正VHDL代码中的错误,故意制造一个错误：例如将第20行末尾处的分号删除 重新编译； 编译器将产生出错报告 ； 点击确定。,点击确定,2020/6/24,a,38,发现并纠正VHDL代码中的错误（续）,在消息窗口中找到第1条出错信息：它告诉我们与第21行的文字“end”相邻的地方缺少1个分号。 鼠标双击该消息，文本编辑器中的出错位置被高亮度显示； 纠正该错误 重新编译 通过； 本例说明出错消息的不准确性，应首先纠正第1个错误。,2020/6/24,a,39,编译的成功为项目创建一个编程文件，能够保证

12、了设计输入的基本正确性，不能保证该项目的逻辑关系的正确性，也不能保证时序的正确性。,a,40,模拟验证,2020/6/24,a,41,模拟前的准备工作,准备好网表（netlist）文件 ： 如果准备进行功能模拟，在Analysis & Synthesis之后，使用命令 ProcessingGenerate Functional Simulation Netlist； 如果准备进行时序模拟：则使用完整的编译命令 准备好测试向量文件 ： 用波形编辑器（Vector / Waveform Editor）画出输入信号的激励波形（即测试向量）； 以波形文件形式保存（后缀为.vwf）。,2020/6/24

13、,a,42,打开波形编辑器绘制测试向量波形,选择命令 FileNew 执行以下操作 打开波形编辑器窗口：,2020/6/24,a,43,波形编辑器窗口,2020/6/24,a,44,指定模拟终止时间,选择命令 EditEnd Time 在对话框中操作 （本例为300 ns）,2020/6/24,a,45,引入欲观察的结点（信号）名,选择命令Edit Insert Node or Bus；或直接键入结点名；或点击Node Finder出现结点查找器窗口搜索结点名,2020/6/24,a,46,在结点查找器窗口中查找结点,2020/6/24,a,47,结点名引入波形编辑器后的操作,编辑输入激励信号

14、波形：,2020/6/24,a,48,输入激励信号波形编辑完毕后的结果,形成完整的测试向量（本实例为半加器的输入激励波形）：,2020/6/24,a,49,执行模拟（本例为功能模拟）,使用命令ProcessingSimulator Tool ，出现模拟器窗口：,2020/6/24,a,50,模拟结果示例（功能模拟）,本实例为半加器功能模拟结果：,2020/6/24,a,51,执行模拟（本例为时序模拟）,2020/6/24,a,52,模拟结果示例（时序模拟）,本实例为半加器时序模拟结果：,a,53,可编程器件的物理实现,（1） 确定电路的输入/输出端口和引脚的对应关系； （2）将设计结果下载到可

15、编程器件中，使之变成所希望 的集成电路，这个过程称为编程（ Programming ）。,2020/6/24,a,54,引脚分配,如果设计者未明确地指定端口和引脚的对应关系，则是把引脚分配的权力交给了编译器； 如果设计者部分地指定了引脚分配关系，则未指定的引脚分配由编译器自动处理； 如果设计者完全规定了引脚的分配关系，则编译器将严格遵照设计者的指定形成编程文件。,2020/6/24,a,55,引脚分配实例,实例为前面介绍过的半加器，并且 编译之前指定目标器件为EPM7032SLC44-5； 编译之前未指定引脚分配； 编译时由编译器自动指定引脚分配，其结果记录在文件half_adder.qsf中

16、； 为了观察编译器自动指定引脚分配情况： 使用命令AssignmentsPin Planner 打开引脚规划器（Pin Planner）,2020/6/24,a,56,引脚分配实例（引脚规划器示例）,2020/6/24,a,57,引脚分配实例（观察引脚分配结果）,观察引脚分配结果的方法： 鼠标移至已被分配的引脚（涂有深色） 将显示对应端口名称。 观察结果： x被分配到引脚24； y被分配到引脚21； half_sum被分配到引脚4； half_cout被分配到引脚5。,2020/6/24,a,58,手工指定引脚分配,部分改变上述引脚分配的实例： 输入端口 x 分配给引脚8； 输入端口 y 分配

17、给引脚9 其余引脚留给Quartus自动分配。 在Pin Planner的引脚列表中操作：,2020/6/24,a,59,观察手工指定引脚分配的结果,使用命令 View | Show Fitter Placement（或者需要2次使用此命令）,2020/6/24,a,60,使手工指定引脚分配有效,重新编译才能使手工指定引脚分配有效； 观察重新编译后的引脚分配,引脚24变白色； 引脚21变白色； 引脚8变红色； 引脚9变红色；,2020/6/24,a,61,取消此前对引脚的指定,使用命令 Assignments | Remove Assignments 在弹出的窗口中操作：,2020/6/24,a,62,对目标器件编程,仍然沿用前文所用加法器的例子； 实际上，编译完成之后就已经产生了编程文件（后缀为.pof）； 编程之前再检查一遍，确保： 已经选定了合适的目标