VHDL语言教程.ppt

1、一、1，3 VHDL语言，VHDL :硬件描述语言。3.1 VHDL语言基础3.2 VHDL基本结构3.3 VHDL语句3.4用VHDL实现状态机3.5公共电路VHDL程序3.6 VHDL模拟3.7 VHDL综合，1，2，硬件描述语言是一种用于描述数字电路的功能或行为的语言。目的是提高电路设计效率，缩短设计周期，降低设计成本，并在芯片制造前进行有效的仿真和误差检测。优点：高密度设计的电路可以获得非常抽象的描述。例如基于RTL(寄存器传输级别)描述的集成电路，可以用于不同的过程。HDL设计的电路可以在设计的早期在功能层面进行验证。高密度语言设计的电路类似于计算机编程。常用的HDL语言：VHDL、

2、Verilog HDL、a、3、VHDL是美国国防部在20世纪80年代初为实现其高速集成电路硬件的VHSIC计划而提出的描述语言。自1986年以来，IEEE致力于VHDL标准化，结合了其他ASIC芯片制造商开发的硬件描述语言的优点，并于1993年形成了标准版本(IEEE.std_1164)。1995年，中国国家技术监督局推荐VHDL作为电子设计自动化硬件描述语言的国家标准。VHDL概述：a，4，具有广泛的覆盖面和强大的系统硬件描述能力，是一种多层次的硬件描述语言；VHDL语言具有良好的可读性，可以被计算机接受，容易被人们理解。VHDL语言可以独立于进程进行编程。硬件描述语言已经成为一种易于使用

3、、交流和推广的IEEE工业标准。设计的最终实现取决于程序员对目标设备的要求，不同的工具会导致不同的综合质量。a，5，3.1.1标识符，要求：第一个字符必须是字母，最后一个字符不能是下划线。不允许两个连续的下划线，这是不区分大小写的。由VHDL定义的保留字(关键字)不能用作标识符。最长的标识符字符可以是32个字符。注释由两条连续的虚线(-)引导。3.1 VHDL语言基础，标识符用于定义常量、变量、信号、端口、子程序或参数的名称，由字母(AZ，az)、数字(09)和下划线(_)字符组成。a，6，例如：防抱死制动系统，存取，后，所有，与，体系结构，数组，属性，开始，主体，缓冲区，总线，情况，组件，常

4、数，断开连接，向下，否则，ELSIF，结束，实体，退出，文件，for，函数，泛型，组，如果，输入，输入，输入，输出，IS，标签，库，链接，循环，映射，模，与非，新，下一个，或非，非，空，开，开，或，其他，输出，封装，输出，程序，过程，纯，范围，重新编码，a，7，3.1.2日期对象，常量，常量总线_宽度：整数：=8；-将总线宽度定义为常数8，数据对象包括四种类型：常数、变量、信号和文件。常数赋予常数名称一个固定值，并且只能赋值一次。通常，赋值是在程序启动之前进行的，值的数据类型在描述语句中指明。常量名：数据类型：=表达式，常量VCC:real :=5.0；-将Vcc的数据类型定义为实数，并将其赋

5、值为5.0V。常量赋值应与定义的数据类型一致；常量必须在包、实体、构造或过程的描述区域中描述。包中定义的常数可以被任何实体或构造函数引用，实体描述中定义的常数只能在该实体中可见，过程描述区域中定义的常数只能在该过程中可见。，a，8，变量变量名：数据类型：=初始值；变量计数：整数0到255:=20；-定义计数整数变量，范围从0到255，初始值为20。变量，变量只能在过程语句、函数语句和过程语句结构中使用。变量的分配是直接的和非预设的。分配给变量的值立即成为当前值。变量不能表示“连接”或存储元素，传输延迟也不能设置。变量赋值语句：目标变量名：=表达式；变量定义语句：x:=10.0-实际变量赋值为1

6、0.0 Y:=1.5 x；-运算表达式赋值，注意表达式必须与目标变量具有相同的数据类型。a(3to 6):=(“1101”)；-位向量分配，a，9，信号名称：数据类型：=初始值，信号时钟：位：= 0 ；-定义时钟信号的类型，初始值为0，信号代表逻辑门的输入或输出，类似于连接线，也可以表示存储元件的状态。信号通常用构造、包和实体来描述。信号定义语句：信号计数：bit _ vector (3减0)；-将count定义为一个4位向量，信号赋值语句：目标信号名称=表达式；x=9；Z0 ， 1|H=1 ，其他= 0 )；信号a:位；信号b: std _ logica=表(b)；-将标准逻辑类型转换为位类

7、型，常数为转换表属性，a，16，在“标准逻辑_1164”、“标准逻辑_ARITH”和“标准逻辑_无符号”包中提供数据类型转换功能。a，17，attribute，attribute提供了有关信号、类型等的指定特性。“”事件：如果事件发生在属性对象中，则生成布尔值“true ”,该值通常用于检查时钟边沿是否有效。上升沿：clock event和clock= 1 ， range:生成受限数组对象的范围， left:生成数据类型或数据子类型的左边界值；“右”、“高”、“低”、“长度”，范围为：“0至n”；反向_范围：“n下到0”，a，18，运算符，算术运算符：-，*，/，MOD，REM，SLL，SRL

8、，SLA，SRA，ROL，ROR，* *，ABS，关系运算符：=，/=，=，逻辑非，异或，赋值运算符：其他运算符：-，信号d: STD _ logic _ vector (1下到0)；a=10d(1)1；-元素与元素并置，并置后的数组长度为4.如果答案是101011.-在if条件句中，您可以使用并置、a、20、运算符优先级、逻辑和算术运算符(NOT、* *、ABS)、乘法运算符(/、MOD、REM、*)、加法、减法和并置运算符：-、-对库和包调用的描述使用IEEE。标准逻辑1164。全部；实体声明端口(标准逻辑中的时钟：Clkout: OUT标准逻辑)；结束；结构定义信号逻辑的体系结构行为；开

9、始处理(时钟)如果上升沿(时钟)则时钟=非时钟；结束中频；结束流程；Clkout=Clk。结束；VHDL的基本设计单元结构：包描述、实体描述和结构描述。a，25，3.2.1 Entity)，实体名称为GENERIC(常量名称：数据类型：设置值) PORT(端口名称1:端口方向端口类型；端口名称2:端口方向端口类型；端口名称n:端口方向端口类型)；结束实体名称；实体描述设计单元的输入输出接口信号或引脚，是设计实体封装后的通信接口。a，26，实体总线接口(标准逻辑中的时钟：Clokout: OUT标准逻辑)；结束；实体名称，最后一个端口声明语句没有分号，端口方向、端口类型、端口名称和实体名称由设计

10、者自由命名，用于表示设计的电路芯片的名称，但必须与VHDL程序的文件名相同。与文件名一致；a，27，例如：generic(宽：整数：=32)；-描述宽度为32通用(tmp:整数：=1 ns)；-1 ns的描述延迟，一般描述，为设计实体和外部世界之间的静态信息通信提供通道，用于指定端口大小、实体中子组件的数量和实体的时序特征等。格式：GENERIC(常量名称：数据类型：设置值；常量名称：数据类型：设置值)；端口方向：输入、输出、输入输出、缓冲、“输出”和“缓冲”都可以定义输出端口；如果需要在实体内部反馈输出信号，输出端口必须设置为“BUFFER”，而不是“out”。a，29，相同方向和类型的端口

11、可以放在相同的描述语句中。实体全加器是端口(a，b，英寸位；总和，进位：输出位)；结束全加器；a，30，3.2.2结构，体系结构)，实体名称的体系结构名称是声明语句 BEGIN函数描述语句END结构名称；用于声明结构要使用的信号、数据类型、常数、子例程和组件。声明的内容是本地的。它具体描述了结构的功能和行为。该结构定义了设计单元的特定功能，并描述了基本设计单元的行为、组件和内部连接。一个实体可以对应多个结构，每个结构代表实体功能的不同实现方案或不同实现模式。只有一个结构同时工作，由CONFIGURATION决定哪个结构用于模拟或合成。在结构描述中，详细给出了输入和输出信号之间的逻辑关系。a，3

12、1，fredederis的体系结构行为-结构定义signalclk3360std _ logic-如果rising _ edge (clock ),则信号宣布开始处理(clock ),然后clk=非clk；结束中频；结束流程；Clkout=Clk。结束；32，3.2.3调用库和包，库IEEE使用电气和电子工程师协会。标准逻辑1164。全部；LIBRARY库名；使用库名；包名；项目名称；调用此包中的所有资源。使用电气和电子工程师协会。标准逻辑1164。全部；使用电气和电子工程师协会。标准逻辑算术。全部；使用电气和电子工程师协会。标准逻辑无符号。全部；a，33，3.3 VHDL语句，3.3.1并行语句，它们在结构中同时执行，并且执行顺序与写入顺序无关。a，34，并行信号赋值语句，简单赋值语句，目标信号名称=表达式，目标信号的数据类型与右边的表达式一致，体系结构行为为frederis信号clk 3360 STD _ logic开始处理(时钟)如果上升沿(时钟)则时钟=非时钟；结束中频；结束流程；Clkout=Clk。a，35，选择信号分配语句，用选择表达式选择分配目标信号=表达式1当选择值1时，表达式2当选择值1时，表达式n当其他时；选择该值以覆盖所有可能的情况，如果您不能逐一指定它们，请使用OTHERS为其他情况找到一个出口；所选值必须互斥，