组合逻辑电路设计(第五章)

1、第五章组合逻辑电路的设计5.1门电路5.2编码器5.3优先级编码器5.4解码器5.5多路复用器5.6数字比较器5.7加法器在前几章中，分别介绍了VHDL语言的语句和语法以及用VHDL语言设计硬件电路的基本方法。5.1门和2输入异或门的逻辑表达式如下：2输入异或门的逻辑符号如图所示，真值表如下表所示：a b y 0 0 0 0 1 1 1 0 1 1 1 0、例3360异或门由行为描述(根据逻辑表达式)库IEEE设计；使用电气和电子工程师协会。标准逻辑1164。全部；实体xor2_v1是端口(标准逻辑中的a，b:y:输出标准逻辑)；结束xor2_v1。xor2_v1的体系结构行为是开始y=异或b

2、；结束行为；例：异或门(根据真值表)以数据流描述的方式设计的库IEEE使用电气和电子工程师协会。标准逻辑1164。全部；实体xor2_v2是端口(标准逻辑中的a，b:y:输出标准逻辑)；结束xor2_v2。xor2_v2的体系结构数据流是开始进程(a，b)变量梳：标准逻辑向量(1向下0)；开始梳：=a，情况梳为00=y y y y y=X时；结案；结束流程；结束数据流；模拟双输入异或门波形，5.2编码器，用一组二进制码按一定规则表示给定的字母、数字、符号等信息的方法称为编码，能实现这种编码功能的逻辑电路称为编码器。，I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0 0 0 0

3、0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 1 1、8、8线3线编码器真值表，输入输出，8线3线编码器逻辑表达式：A2=I4 I5 I6 I7 A1

4、=I2 I3 I6 I7 A0=I1 I3 I5 I7，例：采用行为描述方式的8线3线编码器极高密度脂蛋白源代码（依据逻辑表达式)，图书馆电气电子工程师学会； 使用电气和电子工程师协会。标准逻辑1164 .全部；实体代码83_v1是端口（标准逻辑中的I0、I1、I2、I3、I4、I5、I6、I7:A0、A1、A2:输出标准逻辑)；结束代码v1(_ v)编码器83_v1的体系结构行为开始，A2=I4或I5或I6或i7；A1=I2或I3或I6或i7；A0=I1或I3或I5或i7；结束行为；采用行为描述方式的8线3线编码器仿真波形，例：采用数据流描述方式的8线3线编码器极高密度脂蛋白源代码（依据真值

5、表)，图书馆电气电子工程师学会；使用电气和电子工程师协会。标准逻辑1164 .全部；实体代码83_v2是端口（标准逻辑向量中的I:向下0)；A:输出标准逻辑向量(2下0)；结束代码_ v2代码83_v2的体系结构数据流是开始过程开始，情况i是当10000000=A A A A A A A A=000结案；结束流程；结束数据流；采用数据流描述方式的8线3线编码器仿真波形（总线显示方式)，5.3优先编码器，EI I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0 GS EO 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 0 0 0 0 0 1 0 1 0 1 0 1 0

6、 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 1 1 1 1 0 0 1 1 1 1 1 0 0 1 0 1 0 1 0 1 0 0 1 0 1 0 1 1 1 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1，输入输出、74148优先编码器真值表（反码

7、编码方案)，各输出端的逻辑方程，以74148逻辑表达式为依据，按行为描述方式编写的极高密度脂蛋白源代码如下：图书馆电气电子工程师学会； 使用电气和电子工程师协会。标准逻辑1164 .全部；实体优先级代码83_v1是端口（标准逻辑中的I7、I6、I5、I4、I3、I2、I1、I0 :标准逻辑；A2、A1、A0:输出标准逻辑；输出标准逻辑)；END prioritycoder83 _ v1优先级代码83_v1的体系结构行为开始于A2=EI或(I7和I6以及I5和i4)；A1=EI或(I7和I6以及I3和I2)或(I7和I6而不是I5)或(I7和I6而不是i4)；A0=EI或(I7而非I6)或(I7

8、和I5而非I4)或(I7和I5以及I3和I1)或(I7和I5以及I3而非I2)；一般事务=行政或(I7和I6和I5和I4和I3和I2以及I1和i0)；行政=行政或否(I7和I6和I5和I4和I3和I2以及I1和i0)；结束行为；74148优先编码器的仿真波形，注意：采用数据流编写优先编码器时，因为极高密度脂蛋白语言目前还不能描述任意项，即下面的语句形式是非法的：当 0XXXXXXX =A= 000因此不能用情况语句来描述74148 .采用如果语句对74148进行了逻辑描述如下*图书馆电气和电子工程学院；使用电气和电子工程师协会。标准逻辑1164 .全部；实体优先级代码83_v2是端口（标准逻辑

9、向量中的I:向下0)；标准逻辑；A:输出标准逻辑向量(2下降0)；输出标准逻辑)；END prioritycoder83 _ v2优先码83_v2的体系结构数据流是开始进程(EI，1)如果(EI=1)则A=111开始；GS=1；环氧乙烷=1；ELSIF(输入=111111111，输入=0)然后输入=111；GS=1；环氧乙烷=0。ELSIF(1(7)=0且EI=0)则a=000 GS=0；环氧乙烷=1；ELSIF(1(6)=0，EI=0)则a=001 GS=0；环氧乙烷=1；ELSIF(1(5)=0，EI=0)则a=010 GS=0；环氧乙烷=1；ELSIF(1(4)=0且EI=0)则a=01

10、1 GS=0；环氧乙烷=1；ELSIF(1(3)=0，EI=0)则a=100GS=0；环氧乙烷=1；ELSIF(1(2)=0，EI=0)则A=101GS高斯=0；环氧乙烷=1；ELSIF (I(1)=0且EI=0)则a=110 GS=0；环氧乙烷=1；否则(I(0)=0且EI=0)则a=111 GS=0；环氧乙烷=1；结束中频；结束流程；结束数据流；74148优先编码器的仿真波形（总线方式)，5.4译码器，G1 G2A G2B A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 0 0 0 0 1 1 1 1

11、 1 1 1 1 1 1 1 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 0 1 0 1 1 1 0 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 0 1 1 0 1 0 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1

12、 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0、1 1 1 1 1 1 1 1 1 1 0、1 1 1 1 1 1 1 1 1 1 0、1 1 1 1 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1输入输出，3线8线译码器74138真值表，按数据流描述方式编写的3线8线译码器74138VHDL源代码，图书馆电气电子工程师学会； 使用电气和电子工程师协会。标准逻辑1164 .全部；实体解码器138_v2是端口（标准逻辑中的G1、G2A、G2B:标准逻辑向量中的a :(2向下0)；Y:输出标准逻辑向量(7下0)；结束解码器_ v2解码器138_v2的体系结

13、构数据流是开始过程(G1、G2A、G2B、A)如果(G1=1，G2A=0，G2B=0)则开始，情况A是000=Y Y Y Y Y Y Y Y=01111111结案；否则Y=11111111结束中频；结束流程；目标数据流，总线显示方式的3线8线译码器74138仿真波形图、5.5多路选择器，使能地址选择Y Y b G A2 A1 A0 1 0 1 0 0 0 0 D0 0 0 0 0 1 D1 D1 0 0 1 0 D2 D2 0 0 1 1 D3 0 1 0 0 D4 D4 0 1 0 1 D5 D5 0 1 1 0 D6 D6 0 1 1 1 D7 D7、7、8、1 0、1 0、1 0、1 0、1 0、1 0、1 0、10、10、10、10、10、10、10、10、10、10、10、