低功耗超大规模集成电路.ppt

1、集成电路低功耗设计方法,为什么需要低功耗设计,在传统设计中，由于器件集成度相对较低，所以功耗问题没那么突出。随着集成电路技术的发展，单片上已经能集成更多更快的管子，从而导致了功耗的逐渐上升。集成电路技术的发展对功耗设计提出了更高的要求，尤其是有些应用对数字电路低功耗设计方法研究功耗的增加特别敏感，如高性能计算机系统、便携式电子产品、移动通讯产品等。功耗对于电池的寿命、设计复杂度、封装和散热的费用以及可靠性的影响已经使得所有的IC设计者都要认真面对功耗问题。,可靠性,随着设计复杂性的加深和lC性能的提高，单片集成封装的功耗呈逐年上升趋势，在高性能处理器中功耗问题尤其突出。尽管采用了各种制冷措施来

2、维持系统的正常运行，但功耗转化的焦尔热将对电路性能产生很大影响。功耗的上升意味着电迁移率的增加，当芯片温度上升到一定程度时，电路将无法正常工作。这将直接影响到复杂系统的性能并进而损害整个系统的可靠性，尤其对那些生命周期长和可靠性要求高的电子产品，功耗的挑战己经十分严重。除了改进封装方法以外，最直接的办法是在设计时把功耗作为第三维约束。,市场需求,驱动低功耗技术的一个重要因素是手持式电子消费产品的市场需求。近十年来，便携式电脑、移动通讯工具等得到了蓬勃发展，这些产品均依靠电池供电，而电池寿命与功耗有直接的关系，因此功耗成为衡量产品性能的关键因素之一。在便携式电子产品中，电池往往成为最笨重的部件，

3、一方面是因为电池的比容量是有限的;另一方面，从安全角度考虑，电池容量大幅度地提高容易引起爆炸。为了减轻电池的负担，设计出更小更轻更耐用的电子产品，迫切需要降低功耗。,功耗来源,在数字CMOS电路中，功耗是由三部分构成的 PTotal=Pdynamic+Pshort+ Pleakage Pdynamic是电路翻转时产生的动态功耗 Pshort是P管和N管同时导通时产生的短路功耗 Pleakage是由扩散区和衬底之间的反向偏置漏电流引起的静态功耗,CMOS数字电路的功耗,CMOS数字电路的功耗一般分两种，来自开关的动态功耗，和来自漏电的静态功耗。而动态功耗又可分为电容充放电(包括网络电容和输入负载

4、)引起的功耗，还有当P/NMOS同时打开形成的瞬间短路电流产生的功耗。静态功耗也可分为几类:扩散区和衬底形成二极管的反偏电流(工diode)，另外一类是关断晶体管中通过栅氧的电流(工subthreshold)。芯片的漏电会随温度变化，所以当芯片发热时，静态功耗指数上升。另外漏电流也会随特征尺寸减少而增加。 功耗表达式: Ptotal=Pdyamic+Psc+Pleakage,开关功耗,首先是开关功耗PdynamiC，由充放输出负载电容引起的动态功耗，它表示当电路中的节点电压发生0一1跳变时，反向器通过PMOS晶体管给输出端电容充电，或者1一O跳变时，反向器通过NMOS晶体管给输出端电容放电时所

5、消耗的能量。,瞬态功耗,除了开关功耗，动态功耗还包括短路电流引起的功耗，即PSC，其为瞬态功耗，是节点跳变时，驱动晶体管与负载晶体管瞬间同时导通而产生的功耗。,静态功耗,Pleakage为静态功耗即漏电流造成的功耗。在早期的CMOS工艺中，漏电流为负值。然而，随着器件尺寸的缩小和闭值电压的降低，漏电流引起的功耗变的越来越重要，有时接近于动态功耗的级别。 静态功耗的表达式为Pleakage=Ileak*Vdd 漏电主要的来源是p一n结反向偏置电流引起的漏电，亚闭值漏电，和门漏电。,门控时钟,在芯片设计中，时钟网络耗用的功耗是动态功耗的重要组成部分。几乎50%或以上的动态功耗都消耗在时钟缓冲器上。

6、解决时钟功耗的一般方法为，在不需要的情况下，关闭时钟。这就是所谓的门控时钟。门控时钟应用于同步电路，即几组触发器共用同一个时钟和同步控制信号。同步控制信号包括同步使能端，同步置位端，同步清零端，同步翻转。时钟门控在寄存器中存储的逻辑值不改变时，停掉此寄存器时钟，来降低功耗。现在的设计工具支持自动加入门控时钟:工具可以自动定义插入门控时钟单元的位置，而且不需要改变设计的逻辑功能。,多电压设计,一个芯片中不同的部分可能会有不同的速度要求。例如，CPU和RAM部分会比外围部分的速度快。正如前面所提到的，供电电压越低，功耗越小，但是速度越慢。为了同时达到最大的速度和最小的功耗，CPU和RAM部分要求运

7、行在高电压下，而外围部分运行在低电压下。不同的区域使用不同的供电电源增加了芯片的复杂度，不但需要增加输入输出端口，而且还需要一个复杂的供电网络和电平转换单元.同时每个区域的供电电源要分别放在对应的位置。,多阈值设计,随着器件尺寸的从13Onm，90nln的不断缩小，使用多闽值库已经成为一种减小漏电的通用方法低闭值电压可以达到高速，但是也会产生大的亚阑值漏电。 高闭值单元有低的漏电流，但是速度比较慢。根据速度和功耗，综合的工具会选择适合的单元种类，同时来满足时序和功耗的要求。例如，在时序比较紧的路径，可以选用低阈值的单元，剩余的部分则使用高阂值的单元来降低漏电功耗。 多供电电压岛与多阂值综合之间

8、可以良好配合，通过在关键的时序路径上采用低Vth单元和在非关键的时序路径上采用高Vth单元这样的优化手段能够满足时序目标。如果芯片供货商提供了与状态相关的泄漏模型，则利用它们可以获得更好的泄漏结果。,总结,在早期的集成电路设计技术中，重点考虑时间和面积。EDA工具关注的方向为:最小的面积和最快的速度。功耗并不是最主要考虑的问题，在相对慢的时钟频率下CMOS晶体管产生很小的功耗，和漏电流。近些年来，随着设计集成度和时钟频率的飞速提高，功耗也随着疯狂的增长。同时，供电电压和晶体管的闭值电压也随着降低，导致漏电流成为一个重要的问题。因此，功耗问题已经接近于极限，并成为和时间或面积同样重要的问题。 低功耗设计中采用门控时钟，多阂值标准单元，多电压区域，电源开关等技术。其中门控时钟，多闭值单元