数字电路与逻辑设计--第六章(B)课件

1、6.4 中规模移位寄存器,6.4.1中规模移位寄存器的功能,1、移位方式的选择,移位寄存器的移位方式有两种：左移方式和右移方式。,中规模移位寄存器可以单方向移位，也可以通过移位控制端控制实现双方向移位。,2、并行预置,不是所有移位寄存器都具有并行预置功能。只有具有并行预置功能的移位寄存器，才有并入串出，并入并出的工作方式。,1,PPT学习交流,6.4.1 中规模移位寄存器的功能,3、串行输入方式的选择,4、置零功能,串行输入有D触发器的方式输入，也有JK触发器的方式输入。有的移位寄存器的串行输入端有两个，两个输入作用到一个内部的与门，与门的输出才是移位寄存器的串行输入。,多数移位寄存器都具有置

2、零（复位）功能，移位寄存器的置零功能一般都是异步置零，也有个别的移位寄存器是同步置零。,2,PPT学习交流,6.4.2中规模移位寄存器介绍,异步清零,工作方式选择,右移串入,并行预置输入,左移串入,并行输出,1、通用移位寄存器74LS194,时钟输入,3,PPT学习交流,通用移位寄存器74LS194,异步清零，低电平有效。,S0S1=11，同步预置。,S0S1=01，右移。,S0S1=10，左移。,S0S1=00，保持。,74LS194由D触发器构成。,4,PPT学习交流,2、JK输入的移位寄存器74LS195,异步清零,1移位 0预置,并行预置输入,并行输出,互反串行输出,时钟输入,5,PP

3、T学习交流,2、JK输入的移位寄存器74LS195,异步清零，低电平有效。,同步预置，低电平有效。,74LS195由JK触发器构成。,6,PPT学习交流,3、具有与门输入的8位移位寄存器74LS164,异步清零,串行输入端,两个移位输入A和B，加到一个内部的与门再输出到移位寄存器的输入。这可以在构成反馈移位寄存器时减少外部逻辑器件的使用。,并行输出,时钟输入,7,PPT学习交流,3、具有与门输入的8位移位寄存器74LS164,异步清零，低电平有效。,右移位，QA的值根据A、B的不同取值按与门的规律变化。,74LS164由D触发器构成。,8,PPT学习交流,4具有预置功能的8位移位寄存器74LS

4、166,异步清零,1移位 0预置,并行预置输入,串行输入,时钟禁止输入,当CLKINH0时，允许时钟输入，而CLKINH1时，不允许时钟输入。,串行输出,9,PPT学习交流,4具有预置功能的8位移位寄存器74LS166,异步清零，低电平有效。,同步预置，低电平有效。,右移位,74LS166由D触发器构成。,保持,10,PPT学习交流,6.5 中规模移存器的应用,6.5.1 中规模移存器的扩展,例6.5.1 用74LS194构成8位双向移存器。,D0 D1D2 D3,D4 D5 D6 D7,Q0 Q1 Q2 Q3,Q4 Q5 Q6 Q7,右移串行输入SR,左移串行输入SL,S1,S0,CP,11

5、,PPT学习交流,例6.5.1 双向移位寄存器,S1S0=00,1,SL,保持,S1S0=01,右移,S1S0=10,左移,S1S0=11,预置,0,0 0 0 0,0 0 0 0,清零,1 0 0 0,0 0 0 0,0,0 1 0 0,0 0 0 0,1 0 0 1,0 1 1 0,1 0 0 1,0 1 1 0,1,12,PPT学习交流,6.5.2 中规模移存器构成串并变换器,完成数据的串行并行转换的关键在于控制信号的产生。保证能够在所需的数据都移入移存器时实现并行输出。,例如，数据的长度是8位，控制信号应该保证8位数据串行移入移位寄存器后，产生一个控制信号去选通并行输出的选通门或者锁存

6、器，把8位数据一起并行输出。,11000,可见，关键在于输入8位串行码后，能获得一个转换完成的标志，并以此为依据输出选通信号，控制输出选通门或锁存器。,13,PPT学习交流,8位串行并行转换器,M=16计数器,位移位寄存器,位锁存器,DI,QC,QN,QO,OC,CLR,0,000,0,d0,d0,100,1,d7 d6 d5 d4 d3 d2 d1 d0,高 阻,1,d1,d1d0,或门,d7d6d5d4d3d2d1d0,000,0,14,PPT学习交流,8位串行并行转换器仿真波形,1 1 0 1 0 1 1 1,0 0 0 1 0 1 0 1,高阻,高 阻,15,PPT学习交流,8位串行并

7、行转换器,M=16计数器,位移位寄存器,位寄存器,DI,QC,QN,QO,OC,CLR,0,000,0,0,d0,d0,100,1,d7 d6 d5 d4 d3 d2 d1 d0,1,高 阻,1,d1,d1d0,16,PPT学习交流,8位串行并行转换器仿真波形,1 1 0 1 0 1 1 1,0 0 0 1 0 1 0 1,高阻,高 阻,17,PPT学习交流,6.5.3 中规模移存器构成并串变换器,数据的并串变换是利用具有并行预置功能的移存器，先将数据并行置入移存器，然后在时钟的作用下逐位移出即可。,并行串行数据变换关键是通过逻辑电路控制并行数据的置入时机，当前一组数据全部移出时开始置入第二组

8、数据。,111,0,每拍时钟完成一组数据的转换。,000,1,d0 d1 d2 d3 d4 d5 d6 d7,d7,d6,0 d0 d1 d2 d3 d4 d5 d6,d7d6d5d4d3d2 d1d0,18,PPT学习交流,8位并行串行转换器仿真波形,1 0 0 1 1 0 1 1,1 0 0 1 1 1 0 1,1 0 0 1 1 0 1 0,1 0 0 1 1 0 1 0,1 0 0 1 1 0 1 0,没有被转换,19,PPT学习交流,基于ST-BUS的并行一串行转换电路,P0,P0,0,EN,预置且开始输出,输出结束,移位,1,10,D0D1D2D3D4D5D6D7,高阻,10,0,

9、01,01,0 1 0 0 1 1 1,20,PPT学习交流,6.5.4中规模移存器构成计数器,利用移位寄存器的 控制端，选择合适的并行输入数据值和适当的反馈网络，可以实现任意模值M的同步计数器。,1 1 1,0,0 0 0 0,0000,0001,0010,1010,0101,0100,1001,0011,0110,1101,1011,0111,M=12,QDQCQBQA,21,PPT学习交流,6.5.5 中规模移存器构成分频器,应用移位寄存器和译码器可以构成可控计数分频器。,1 1 0,1 0 1 1,1 1 1 1,当选择不同的CBA输入值时，可以改变分频比（28分频）。,1 1 1 1

10、 1 1 0,22,PPT学习交流,可控计数分频器的仿真波形,CBA=0时，fo=0。,CBA=1时，fo=(1/2)fCP。,CBA=2时，fo=(1/3)fCP。,CBA=3时，fo=(1/4)fCP。,CBA=4时，fo=(1/5)fCP。,CBA=5时，fo=(1/6)fCP。,CBA=6时，fo=(1/7)fCP。,CBA=7时，fo=(1/8)fCP。,23,PPT学习交流,6.5.6中规模移存器构成序列信号发生器,序列长度M,触发器个数K,K够大否,状态转移表,反推反馈函数D0,用中规模移位寄存器可以构成移存型序列信号发生器。,例6.5.2 用中规模移存器和数据选择器设计一个序列

11、信号发生器，输出序列为01001。,解：M=16，K先取4。,0110，1100，1001，0011，0111，1111，1110，1100，1000，0001，0010，0100，1001，0010，0101，1011。,K=4不够，故取K=5。,注意：中规模移位寄存器没有 输出端，因此反馈函数D0的表达式中不能有反变量，可以用数据选择器来实现D0。,24,PPT学习交流,例6.5.2,01100，11001，10011，00111，01111，11110，11100，11000，10001，00010，00100，01001，10010，00101，01011，10110。,选择QEQDQ

12、C为地址。,D0=0,D1=1,D2=0,D4=QB,D5=0,D6=1,D7=0,K=5够大。,空格为没有用到的状态，处理为任意项。,25,PPT学习交流,例6.5.2,01100,11001,10011,00111,01111,11110,11100,11000,10001,00010,00100,01001,10010,00101,01011,10110,00000,00001,00011,00110,01101,11011,01000,10000,10100,10101,01010,10100,10111,01110,11010,11101,11111,不能自启动,26,PPT学习交流,例6.5.2,D1=1,D2=0,D4=QB,D5=0,D6=1,D7=0,串行输入 端,QEQDQC为地址。,用74LS151实现反馈函数D0,用5位移位寄存器74LS96,CP,“1”,“1”,“0”移位 “1”预置,D0,27,PPT学习交流,例6.5.2,0 1 1 0 0 1