数字电子技术基础(第五版)第5章

1、第5章，组合电路的时序分析和自动设计，5.1传统数字电路设计技术问题，1 .低速。 2 .设计规模小。 3 .分析技术无法满足需求。 4 .效率低，成本高。 5 .可靠性低。 6 .体积大，功耗大。 7 .功能有限。 的双曲馀弦值。 8 .无法进行功能升级。 9 .知识产权很难保护。 5.2现代数字系统自动设计过程，5.2.1设计输入，图5-1是FPGA/CPLD的EDA开发过程，5.2.1设计输入，5.2.2硬件描述语言，硬件描述语言VHDL和VerilogHDL现在在EDA设计中使用最多VHDL在电子设计领域得到了广泛的应用。 能够用VHDL语言“翻译”数字系统的程序成为数字电路结构图文件

2、的软件工具称为VHDL集成器。 5.2.3综合，图5-2计算机软件/硬件描述语言编译/综合工具的差异，图5-1应用于FPGA/CPLD的EDA开发过程，5.2.5时间序列模拟和功能模拟，5.2.6编程下降5.3 QuartusII介绍图5-3 Quartus II设计过程，5.4电路图输入设计示例，5.4.1电路图编辑输入，图5-4选择编辑文件类型，(1)创建新的文件夹。 (2)打开电路图编辑窗口。 5.4.1电路图编辑输入，打开图5-5电路图编辑窗口，(2)电路图编辑窗口。 图5-6调用必要的宏功能元件(Symbol)74138，(3)编辑电路图并构建。 图5-7例示了电路图，(3)编辑电路

3、图来构筑。 (4)文件库存。 然后，利用图5-8newprejectwizard”创建项目exam1，创建5.4.2项目，(1)打开新的项目管理窗口。 图5-9将所有相关文件加入这个项目，建立5.4.2项目，(2)将设计文件加入项目。 然后，选择图5-10目标设备ep2c8q208c8和5.4.2创建过程，并且(3)选择目标芯片。 图5-11 EXAMP1工程管理窗口，5.4.2工程的创建，(4)工具设置。 (5)结束设置。图5-12 74138真值表、5.4.3功能分析、图5-13目标设备选择ep2co5t144c8、5.4.3编译前设置，(选择FPGA目标芯片。 另外，选择图5-14配置设

4、备的动作模式，在5.4.4编译前进行设定，(2)选择配置设备的动作模式。 选择图5-15配置设备的形式和压缩方式，(3)选择配置设备和编程方式。 (4)选择对象装置的空闲引脚的状态。 (5)2功能引脚选择。 图5-16全过程编译后出现错误信息，5.4.5全过程编译，图5-17编辑向量波形文件选择图5-18波形编辑器，5.4.6逻辑功能测试，(1)打开波形编辑器。 设定图5-19模拟时间长度、5.4.6逻辑功能测试、(2)模拟时域。 图5-20 vwf激励波形文件存储器、5.4.6逻辑功能测试、(3)波形文件存储器。 然后，将图5-21信号节点拖拽到波形编辑器，进行5.4.6逻辑功能测试，(4)

5、选择工程EXAMP1的端口信号名称作为波形编辑器。 编辑图5-22中设定的激励波形图、5.4.6逻辑功能测试、(5)输入波形(输入激励信号)。图5-23模拟约束和控制的选择、5.4.6逻辑功能测试、(6)模拟器参数设定。 启动图5-24模拟波形输出、5.4.6逻辑功能测试、(7)模拟器。 (8)观察模拟结果。 图5-25 AI和SO的延迟波形是5.4.6逻辑功能测试，(8)观察了模拟结果。 5.5硬件测试，图5-26图5-4所示的电路是EP2C5T144内的管脚锁定状况，5.5.1管脚锁定，图5-27 Assignment Editor表形式管脚锁定对话框，5.5.1管脚锁定，图5-28编程另

6、外，图5-29加入编程下载方式，5.5.2对FPGA的编程配置设置(2)编程箱。 图5-30双击所选的编程方式名称，(3)硬件测试。 (4)编程配置设备。用1. HDL表示广义的解码器，用5.6.1HDL表示真值表和设计，用1. HDL表示，用图5-31 3-8解码器真值表图5-9的HDL的CASE语句表示，图5-32是可以调用程序的原始模块图5-33选择生成的元件DECD38，完成电路设计，图5-34将3-8解码器DECD38引入电路图编辑窗，完成电路设计，图5-35用新的3-8解码器DECD38连接电路，3 .完成电路设计，4 .电路设计图5-36表4-3的CASE句子表现，5.6.2三人

7、投票电路的CASE句子设计图5-38投票电路的模拟波形，5.6.2三人投票电路的CASE句子设计，图5-37投票电路，图5-39图5-31所示的VHDL的其他表现方法，5.6.3HDL中1 .多输出代入端口表现方式和电路图连接方式，用图5-40decd38a元件连接的电路图5.6.3HDL的真值表的其他表现方式，1 .多输出代入端口表现方式和电路图连接方式，图5-41多重选择器电路图，2 .字符表现方式的多重选择器设计，5.6HDL的广义数据图5-42 8位4频道选择一型多重选择器真值表的记述，2 .文字表现方式的多重选择器设计图5-43包含条件判定状况的真值表表现，3 .包含条件判定状况的真

8、值表的CASE语句表现，将图5-44两个真值表结合起来对应于图5-45的电路元件符号， 4 .使用if语句选择不同的真值表、实验，5-1用解码器74LS138和nand门实现指定逻辑函数，按照5.4节的流程，使用QuartusII完成例4-6的设计。 工程制作，在电路图编辑窗口上绘制图5-7的电路，全过程编译，对设计进行时间序列模拟，根据模拟波形说明该电路的功能，管脚锁定编译，将程序下载到FPGA，进行硬件测试完成实验报告。 5-2在两个7485上设计了一个8位比较器，根据图4-42的电路，在两个4位二进制数值比较器7485上串联扩展为8位比较器。 使用QuartusII完成所有设计和测试，说

9、明工程制作、电路图编辑、整体编译、计时仿真和该电路的功能、管脚锁定、编程下载，并进行硬件测试。 完成实验报告。 实验、5-3设计8位串行进位加法器首先基于图4-37，用半加法器设计全加法器元件，然后基于图4-38，用顶层设计8个1位全加法器构成8位串行进位加法器。 给出了时序模拟波形，进行说明，将引脚锁定编译、编程下载到FPGA中进行硬件测试。 完成实验报告。 5-4设计了八位十进制动态扫描显示控制电路1。 根据电路图，图4-26使用QuartusII，用7448和74138宏功能元件设计实现了八位十进制动态扫描显示控制电路，实验系统控制七级数字码管。 位选择信号S2、S1、S0可以通过3个键

10、控信号手动控制。 给出了时序模拟波形，进行说明，将引脚锁定编译、编程下载到FPGA中进行硬件测试。 完成实验报告。 2 .输出真值表，用相同的CASE语句表现以上所有的控制电路，并用硬件实现。 实验，5-5设计了十六进制七级显示解码器。 根据4.4.5节，使用HDL的CASE语句，设计了显示共阴7段数字代码的16进制7段显示解码器。 首先给出了这个解码器的真值表。 此解码器有四个输入端： d、c、b和a。 d是最高位，a是最低位输出为p、g、f、e、d、c、b、a的8位，p和a分别控制最高位和最低位，p控制小数点。 关于共阴控制，显示“a”时，输入DCBA=1010。如果小数点不亮，则输出pgfedcba=01111=77h。 给出并说明了时间序列仿真波形，将引脚锁定编译、编程下载到FPGA中，对共阴数字码管进行了硬件测试。 完成实验报告。 提示：通过输入总线方式提供输入信号的模拟数据，模拟波形的例