FPGA的Verilog-HDL拔河比赛设计

1、广东科学技术职业学院机电学院,主讲：陈锐强，林熙德,项目题目：拔河游戏机,设计要求,设计一个能进行拔河游戏的电路。 电路使用15个(或9个)发光二极管表示拔河的“电子绳”，开机后只有中间一个发亮，此即拔河的中心点。 游戏双方各持一个按钮，迅速地、不断地按动，产生脉冲，谁按得快，亮点就向谁的方向移动，每按一次，亮点移动一次。 亮点移到任一方终端二极管时，这一方就获胜，此时双方按钮均无作用，输出保持，只有复位后才使亮点恢复到中心。 由裁判下达比赛开始命令后，甲乙双方才能输入信号，否则，输入信号无效。 用数码管显示获胜者的盘数，每次比赛结束自动给获胜方加分。,示意图,按键模块,主控制 电路模块,拔河

2、LED 显示模块,计分数码管 显示模块,分频,module Divided_Frequency(_10000HzOut,_25HzOut,_50MHzIn); input _50MHzIn; output _10000HzOut,_1HzOut; parameter width1=16,value1=2499; parameter width2=10,value2=499; reg _10000HzOut,_25HzOut; reg width1-1:0 Count; reg width2-1:0 Cnt; always (posedge _50MHzIn) /2500*2*10000Hz=5

3、0MHz if (Count=value1) /Binary Counter(02499) begin Count = 15d0; _10000HzOut = _10000HzOut; end else Count = Count + 1b1; always (posedge _50MHzIn) /100 000*2*25Hz=50MHz if (Cnt=value2) /Binary Counter(099999) begin Cnt = 15d0; _25HzOut = _25HzOut; end else Cnt = Cnt + 1b1; endmodule,按键模块,脉冲25Hz，使用

4、消抖电路，如下： module xiaodou(key1, key2, _50H, k1, k2); input key1; / 按键1 input key2; / 按键2 input _25H; /脉冲25Hz output k1; output k2; assign k1=(a1|a2|a3); / assign k2=(b1|b2|b3); / 采用3个或门消抖 reg a1,a2,a3,b1,b2,b3; always (posedge _50H) begin a1=key1;a2=a1;a3=a2; b1=key2;b2=b1;b3=b2; end endmodule,主控制电路,m

5、odule the_first_contraler(k1, k2, rst, nrst, _50H, q, left, right); input k1; / input k2; / input rst; /拔河开始复位按键 input nrst; /计分清零按键 input _25H; / output 2:0 q; /拔河led显示输出 output 2:0 left; /左边分数数码管输出 output 2:0 right; /右边分数数码管输出 reg 2:0q; reg n; reg 2:0left,right; /reg寄存器,always (negedge rst or pose

6、dge _50H or negedge nrst) begin if(rst) begin q=3;n=1;end /q,led回中点 n使能开 else if(nrst) begin left=0;right=0;end /计分清零 else if(n) /判断使能是否开！ begin case(k2,k1) / 按键组 2b01: q=q+1; / led向左移一位 2b10: q=q-1; / led向右移一位 default: q=q; / 保持 endcase / case(q) 3b000:begin n=0;left=left+1;end /左+1分，n使能关 3b110:beg

7、in n=0;right=right+1;end /右+1分，n使能关 default:n=n; /保持 endcase end end endmodule,拔河LED显示模块,module led(q, _50M, led); input 2:0 q; input _50M; output 7:0 led; reg 7:0 led; always(posedge _50M) case(q) 3d0:led=8b00111111; 3d1:led=8b10011111; 3d2:led=8b11001111; 3d3:led=8b11100111; / 中点 3d4:led=8b1111001

8、1; 3d5:led=8b11111001; 3d6:led=8b11111100; default:led=led; endcase endmodule,拔河数码管显示模块,module _7seg(left, right, _10000H, segout, wx); input 2:0 left; input 2:0 right; input _10000H; output 6:0 segout; /数码管输出 output 2:0 wx; reg 2:0 wx; reg 6:0 segout; reg 1:0 count; reg 3:0 seg_in; always(posedge _

9、10000H) case(count) 2d0:begin wx=3b011;seg_in=left;count=count+1;end /left wx +,计数输入=left,count进一位继续判断 2d1:begin wx=3b101;seg_in=4d8;count=count+1;end /- wx +,计数输入=8，同上 2d2:begin wx=3b110;seg_in=right;count=0;end /rihht wx +,计数输入=right,conunt归零，重新判断 endcase,always(seg_in) case(seg_in) /g f e d c b a/ 4d0:segout=7b1000000; /0 4d1:segout=7b1111001; /1 4d2:segout=7b0100100; /2 4d3:segout=7b0110000; /3 4d4:segout=7b0011001; /4 4d5:segou