QuartusII软件使用及设计流程

1、Quartus II软件及其使用，Quartus II的使用和设计过程，Quartus是Altera公司推出的新一代开发软件，适用于大规模逻辑电路设计。Quartus支持多种编辑输入法，包括图形编辑输入法、VHDL、Verilog HDL和AHDL文本编辑输入法、符号编辑输入法和内存编辑输入法。Quartus结合MATLAB和DSP Builder，可以开发基于FPGA的DSP系统，FPGA是实现DSP硬件系统的关键EDA工具。结合SOPC建筑公司，可以开发SOPC系统。四开二号设计流程，1。设计输入。任何设计都是一个项目，必须首先建立一个文件夹，用于放置与该项目相关的所有设计文档。该文件夹将

2、默认为EDA软件的工作库。通常，不同的设计项目最好放在不同的文件夹中，并且同一项目的所有文件必须放在同一文件夹中。首先，建立一个工作库目录来存储工程项目设计文件。在磁盘下创建一个新文件夹，并将其命名为“我的设计”。双击四开软件启动图标，启动四开软件，启动界面如图1-2所示。1。建立项目，标题栏显示当前项目的路径和项目名称。菜单栏主要由下拉菜单组成，如文件、编辑、视图、项目、资源分配、处理、工具、窗口和帮助。工具栏工具栏包含常用命令的快捷图标。资源管理窗口资源管理窗口用于显示当前项目中所有相关的资源文件。工程工作区当Quartus实现不同的功能时，该区域将打开相应的操作窗口，显示不同的内容并执行

3、不同的操作，如设备设置、时序约束设置、编译报告等。编译状态显示窗口该窗口主要显示模块合成、布局和路由过程及时间。信息显示窗口该窗口主要显示模块合成和布局过程中的信息，如编译中的警告和错误，并给出警告和错误的具体原因。使用“新建项目向导”，您可以指定工作目录、指定项目名称和项目的最高级别设计实体的名称，还可以指定项目中使用的设计文件、其他源文件、用户库和EDA工具，以及目标设备系列和特定设备。在这里，我们应该使用“新建预设向导”工具选项来创建这个设计项目，并设置该项目的一些相关信息，如项目名称、目标设备、合成器、模拟器等。(1)打开建立新项目管理的窗口。选择菜单文件新建预览向导命令，弹出“项目设

4、置”对话框(图1-3)，新建一个项目。(2)设置项目的基本信息，(2)将设计文件添加到项目中。所有与项目相关的VHDL文件(如果有)都可以添加到项目中，点击“添加”按钮，从项目目录中选择相关的VHDL文件；或者单击“全部添加”，将设置的项目目录中的所有VHDL文件添加到项目文件列。如果尚未创建VHDL文件，只需单击“下一步”。(3)选择目标芯片。如图1-6所示，首先在“系列”栏中选择芯片系列，在此选择FLEX10K系列，并选择该系列的特定芯片EPF10K10LC84-4。在“目标设备”选项下选择“钳工选择的自动设备”，系统将自动为设计文件分配一个设备。如果选择了“在可用设备列表中选择特定设备”

5、选项，用户需要指定目标设备。在右侧的“过滤器”窗口中选择“过滤器”；包装是指包装。引脚计数表示引脚数量。在这个例子中，选择了84。速度等级表示速度等级，在本例中选择4。(4)选择第三方工具。如图1-7所示，用户可以选择使用第三方工具，如ModleSim、Synplify等。在本例中，没有调用第三方工具，因此您可以选择无。(5)确认信息对话框。如图1-8所示。如果正确，可以点击“完成”按钮，弹出如图1-9所示的窗口，在资源管理窗口中可以看到新创建的项目名称half_add。当项目建立后，我们可以建立设计文件。下面，我们用一个半加法器的VHDL设计来演示如何在QuartusII中实现VHDL语言输

6、入。(1)创建文档。在图1-9中，点击“文件”菜单下的“新建”命令或使用快捷键Ctrl+N弹出如图1-10所示的“新建”对话框。2。VHDL语言输入法，AHDL文本文件，流程图和原理图文件，网表文件，在线系统文件，Verilog HDL文本文件，VHDL文本文件，图1-11 VHDL文本编辑窗口，(2)输入程序。进入图1-11中半加法器的VHDL程序，如图1-12所示。(3)保存文件。点击图1-12中的保存文件按钮，弹出如图1-13所示的对话框。将输入的VHDL语言程序保存为half_add.vhd文件，并注意后缀。vhd，如图1-13所示。(4)编制项目。在图1-11中，选择菜单“处理”下的

7、“开始编译”开始编译，随着进程的不断变化，编译完成后的窗口如图1-14所示。如果编译过程中有错误，请纠正它，保存它并再次编译，直到编译中没有错误。此时，在QuartusII软件中完成VHDL语言的输入，然后对保存的VHDL语言程序进行仿真，验证VHDL语言描述的功能是否能达到预期的目的。设计仿真的目的是验证在软件环境下电路的行为和思想是否一致。模拟分为功能模拟和时序模拟。功能模拟是在设计输入之后、综合和布局之前的模拟。它没有考虑电路逻辑和门电路的时延，而是关注理想环境下电路行为的一致性和预期的设计效果。时序仿真是指在综合布线后，即在电路被映射到特定的工艺环境后，考虑到器件延迟，对布线和路由的网

8、络表文件的一种仿真，其中器件延迟信息是通过反向标记时序延迟信息来实现的。第二，设计模拟；(1)建立矢量波形文件。文件|新建选择其他文件和矢量波形文件。1。创建模拟文件，以及(2)添加管脚或节点。图1-16，用左键双击“名称”下的空白处，弹出“插入节点或总线”对话框，如图1-17所示。点击对话框中的“节点查找器”按钮，弹出“节点查找器”对话框，如图1-18所示。(3)编辑输入信号并保存文件。点击图1-22中“名称”下的“a”，即选择该行的波形。在本例中，输入信号“a”被设置为时钟信号，点击工具栏中的按钮，弹出“时钟”对话框，此时可以修改信号的周期、相位和占空比。设置后点击“确定”按钮，输入信号“

9、a”被设置。以同样的方式设置其他输入信号“b”，最后点击保存文件按钮，根据提示完成保存工作，如图1-23所示。同时，为了让读者熟悉其他波形编辑工具的使用，其他波形编辑工具的功能如图1-24所示。功能模拟是一种理想的模拟，忽略了延迟。如何设计功能模拟？首先，单击图1-23中“分配”菜单下的“设置”命令，如图1-25所示。单击左侧标题栏中的“模拟器”选项后，选择右侧“模拟模式”下拉菜单中的“功能”选项(软件默认为“计时”选项)，然后单击“确定”按钮完成设置。2.功能仿真后，需要生成功能仿真网络表。点击“处理”菜单下的“生成功能网表”命令，自动创建功能仿真网表，如图1-26所示。完成后，会弹出相应的

10、提示框，点击确定。最后，进行功能仿真，如图1-27所示。从图中可以看出，模拟波形没有延迟，半加法器的两个加法器作为输入信号，得到相应的和和和进位。QuartusII中的默认模拟是时间序列模拟。直接点击图1-23中的模拟按钮。功能模拟后进行时间序列模拟时，需要在“分配”、“设置”和“模拟器”选项后，从右侧“模拟模式”下拉菜单中选择“定时”。模拟完成后的窗口如图1-28所示。通过观察波形，我们可以知道输入和输出之间有一定的延迟。3.定时模拟；3.销锁。引脚锁定是对设计项目的硬件进行测试，并将输入/输出信号锁定在器件的一些引脚上。点击“分配”菜单下的“锁定”命令，弹出对话框如图1-29所示。该项目的

11、所有输入/输出引脚名称如下表所示。在图1-29中，双击输入端子“a”对应的“位置”选项，弹出引脚列表，选择输入端子“a”的引脚被锁定的合适引脚。以同样的方式锁定其他引脚，如图1-30所示。4.编程下载。1.编译锁定插针后，必须再次编译以存储这些插针的锁定信息。单击编译按钮执行编译。2.配置下载电缆，选择“工具”菜单下的“程序员”命令，或者直接点击工具栏上的按钮，弹出如图1-31所示的页面。程序下载是通过计算机将本设计生成的文件下载到实验箱中，验证本设计是否能达到预期的目的。需要采取以下步骤：点击“硬件设置”按钮，弹出“硬件设置”对话框，如图1-32所示。点击“添加硬件”按钮设置下载电缆，弹出如

12、图1-33所示的对话框。在“硬件类型”栏中选择“ByteBlasterMV”或“ByteBlaster II”，然后单击“确定”按钮下载电缆配置。设置完如图1-34所示的选项后，点击“关闭”按钮。在正常情况下，如果不更换下载电缆，在一次配置后可以长时间使用，不必每次都进行设置。3。下载模式，JTAG模式是软件的默认下载模式，对应的下载文件是在。sof 格式。也可以在“模式”栏中选择其他下载模式，如被动串行、主动串行编程和插座编程。选中图1-31中下载文件“half_add.sof”右侧的第一个小框，或者根据需要选中其他小框。连接下载电缆后，点击“开始”按钮，计算机将开始下载程序文件，以便在实验

13、箱上验证实验结果。在这里，我们演示了QuartusII软件的所有使用过程，从建立工程、VHDL语言设计输入、设计模拟到程序下载。读者可以下载最终的程序，并在EDA实验箱上看到最终的效果。5.原理图输入。在图1-9中，点击“文件”菜单下的“新建”命令或使用快捷键Ctrl+N弹出如图1-35所示的“新建”对话框。在“设备设计文件”页面下，双击“框图/原理图文件”选项(或选择项目后点击“确定”按钮)创建新文件，如图1-36所示。(1)创建文档。(2)选择组件。在原理图编辑窗口的任意位置双击鼠标左键，会弹出一个元件选择窗口。(3)连接组件并命名。在图1-39中，将光标移动到输入的右侧，当它变成十字光标

14、时按下鼠标左键(或选择工具栏中的工具，光标将自动变成十字连接状态)，然后将光标移动到异或门的左侧，并在连接点上出现一个蓝色小方块后松开鼠标左键，可以看到输入和异或门之间有连接。重复上述方法连接图1-39中的各种符号，如图1-40所示。双击图钉名称使其背景颜色为黑色，然后输入A(或双击输入弹出“图钉属性”对话框，在“图钉名称”栏中填入名称A)，并以相同方式命名其他图钉。(4)保存文件。点击图1-40中的保存文件按钮。在弹出的对话框中，在“文件名”下，输入原理图文件“half_add.bdf”的名称，点击“保存”按钮保存文件，如图1-41所示。(5)编译项目，点击图1-41中水平工具栏上的编译按钮

15、，或者在处理菜单下选择开始编译开始编译，随着进度的不断变化，编译完成后的窗口如图1-42所示。如果编译过程中有错误，根据提示纠正错误，保存并重新编译，直到编译中没有错误。此时，原理图输入设计在QuartusII软件中完成，然后对绘制的原理图设计进行仿真，验证原理图设计是否能达到预期目的。仿真方法与VHDL语言文件方法相同，生成元件符号，执行文件创建/更新创建当前文件的符号文件命令，将设计电路封装成元件符号，以后在原理图编辑器下进行分层设计时可以调用。通过生成组件符号生成的符号存储在项目目录中，带有文件后缀。bsf和编程下载对话框。1.JTAG编程下载模式、Quartus II设备编程和AS主动串行编程操作步骤如下：(1)选择Quartus主窗口中的“任务”菜单“设备”命令，进入“设置”对话框的“设备”页面进行设置，如右图所示。2。主动串行程序；明模式，Quartus II设备编程，2。作为主动串行编程模式(2)在Quartus主窗口的工具菜单下选择程序员命令或点击图标进入设备编程和配置对话框，添加硬件，并选择主动串行程序作为编程模式；(3)点击添加相应的计数器. pof编