EDA技术P11-电子系统设计实践

1、1，EDA技术，电子系统设计实践，2，电子系统设计实践，1，人民币新旧约检测系统设计2，任意波形信号发生器设计3，实验4编程，3，1，人民币新旧约检测系统设计，(1)设计工作提供人民污染检测和提示。(2)简单的测量原理通过光电耦合器检测测试点的反射，污物，信号反馈弱，水平变化，这样一行光电耦合器，一行扫描，判断人民币通过测试线后的损坏程度，并确定人民币是否是剩余货币。(3)CPLD任务负责测量信号，主要是对AD转换器的控制。(4)系统硬件电路简介，4，主要程序列表1-物理说明部分Library IEEEuse IEEE . STD _ logic _ 1164 . all；use IEEE .

2、 STD _ logic _ arith . all；use IEEE . STD _ logic _ unsigned . all；entity rmbjciance is port(clk : in STD _ logic；RST: In Std _ Logic-clock and reset signal a : in STD _ logic _ vector(3 down to 0)；-c51rd、a15、a14、a13 havdata : in STD _ logic-have a RMB to be examined y : out STD _ logic _ vector(5 d

3、own to 0)；-y0、y1、y2、y3、y4、y5-chip select signal output 3360 out STD _ logic _ vector(3 down to 0)；-out 3 out 0-chip select signal of 4 4617s 4617 a，s 4617b，s 4617 c : out STD _ logic-8 Chanel select of 1 4617convst，ad7822rd，FIFO wr : out STD _ logicFF:In Std _ Logic-FIFO full signal clk out 83360 ou

4、t STD _ logic)；End RmbJianCe，5，主程序清单2通道切换过程architecture RTL of rmbjciance is type state _ type is(s0、S1、S2、S3、S4、S5、)-state type :8 States signal current _ state : state _ type；Signal Clk8:Std _ Logic-clock of 8 devi ding frequency signal sele : STD _ logic _ vector(4 down to 0):=1111；-chip select s

5、ignal of 4 4617 begin clk out 8 output output output output=0000；End CaseEnd process，6，主进程列表3-频率拆分进程clock _ deviding : process(clk)-8 deviceing frequency process variable count 13360 integer ranner-counter begin if (rst=0或hav data=1)then clk 8=1；else if(clk event and clk=0)then count 1 :=count 1；if

6、count 1=8 then count 1 :=0；End ifIf Count1 4 then CLK8=1else clk 8=0；End ifEnd ifEnd ifEnd process，7，主流程列表4-状态机器部分state _ machine : process (clk 8，ff，clk)-状态机器程序begin-if (rst=ad 7822 rd=1；Sele=11111Current _ State=s0-handle part if reset and FIFO full else if(clk 8 event and clk 8=1)then，8，主流程列表5-状态

7、机器部分继续case current _ state is when SSEEnd caseEnd ifEnd ifEnd process，9，主要进程列表6解码部分chip _ select : process(a)-chip select process begin case a is-c51rd a15 a14 a13 when 0000 | 0001 |End caseEnd processEnd RTL，10，2，设计任意波形信号发生器，(1)在设计工作中，介绍三角波、锯齿波、正弦波、脉冲信号等波形信号的生成，以及频率范围1Hz200kHz、步长1Hz。(2)基本工作原理使用FPGA

8、 DA转换器实现。(3)FPGA作业会以寻找波形表格的方式，根据设定的频率执行扫描输出。包括键盘扫描、数码管显示、波形存储、DA转换器控制和PLL等配置模块。(4)系统硬件电路简介，11， 主进程列表1-物理声明部分-* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * -file name : DJ _ SG-function : signal generator achived by EP 1c 3t 144-author : angch-creat date :110

9、-creat date :110 use IEEE . STD _ logic _ 1164 . all；use IEEE . STD _ logic _ unsigned . all；entity DJ _ SG is port(-system interface sys _ rst : in STD _ logic；-system reset sys _ clk : in STD _ logic；-系统锁定-16.8 MHz-输入界面密钥_ in : instd _ logic _ vector(15 down to 0)；SW _ in : instd _ logic _ vector(

10、7 down to 0)；SIG _ IN:INstd _ logic-display interface led _ out : out STD _ logic _ vector(15 down to 0)；dig _ out : out STD _ logic _ vector(7 down to 0)；bit _ out : out STD _ logic _ vector(9 down to 0)；AB _ SW:OUT std _ logic-da interface cs _ a : out STD _ logic；RW _ A:OUTstd _ logicdb _ a : out

11、 STD _ logic _ vector(7 down to 0)；CS _ B:OUTstd _ logicRW _ B:OUTstd _ logicdb _ b : out STD _ logic _ vector(7 down to 0)；END ENTITY，12，主要进程列表2-声明信号和组件architecture RTL of DJ _ SG is-clock about component PLL is port(are set : in STD _ logic :=inclk 0: IN STD _ LOGIC :=0；C0: OUT STD _ LOGICC1: OUT

12、STD _ LOGIClocked 3360 OUT STD _ LOGIC)；END componentSignal CLK0:std _ logic-100 MHz signal clk 1: STD _ logic；-20 MHz signal locked : STD _ logic；-locked of the clock signal clk _ s : STD _ logic；-扫描锁定；Signal clk _ s _ 103360 STD _ logic-扫描锁定/10；Signalen _ clk _ s3360 STD _ logic-enable of the scan

13、 clock；Signal CLK _ 1k:std _ logic-1 khz signal clk _ 10k : STD _ logic；-10 khz signal clk _ 100: STD _ logic；-100hz signal clk _ 500: STD _ logic；-500hz signal clk _ 103360 STD _ logic；-10hz signal clk _ 1m : STD _ logic；- 1MHz，13，主要进程列表3-组件声明部分-rom of sine wave of 1000 points component RM _ sin 10

14、00 is port(address : in STD _ logClken: IN STD _ LOGICClock: IN STD _ LOGICq : out STD _ logic _ vector(7 down to 0)；END component-rom of San jiao wave of 1000 points component RM _ San 1000 is port(address : in STD _ logic _ vector(9 down to 0)；Clken: IN STD _ LOGICClock: IN STD _ LOGICq : out STD

15、_ logic _ vector(7 down to 0)；END component-rom of juchi wave of 1000 points component RM _ j u 1000 is port(address : in STD _ logic _ vector(9 down to 0)；Clken: IN STD _ LOGICClock: IN STD _ LOGICq : out STD _ logic _ vector(7 down to 0)；END component，14，主进程列表4-时钟频率拆分部分-clock divide block-是-u 0336

16、0 PLL port map(are set=not sys _ rst，inclk0Clk _ s _ p : process (sys _ rst，clk 0)variable dividers : integer range 0 to 10；begin if sys _ rst=0 then dividers :=0；Elsif clk 0事件和clk 0=1 then if dividers 9 then dividers :=dividers 1；else dividerS :=0；End ifif dividerS 5 then CLK _ S=0；else CLK _ S=1；End ifEnd ifEnd process，15， 主要流程列表5-组件实例化部分-* * * * * * * * * * * * * * * * *