第4章 常用EDA工具软件操作指南

1、第4章 常用EDA工具软件操作指南,4.1 Lattice ispEXPERT 操作指南 4.2 Altera MAX+plus II操作指南 4.3 Xilinx Foundation操作指南 习题,4.1 Lattice ispEXPERT 操作指南,4.1.1 ispEXPERT System的安装 1. 系统需求 ispEXPERT System在PC机上运行，支持Windows NT4.0，Windows 95，Windows 98或更高版本。下面是其最低配置要求： (1) IBM 486、Intel Pentium或与Pentium兼容的CPU。,(2) 16 MB内存(适用于10

2、00、2000、3000和6000系列)，或32 MB内存(适用于5000 V和8000系列)。推荐使用32 MB/64 MB以上内存。 (3) 硬盘容量：典型安装为160 MB，全部安装为250 MB。 (4) SVGA 显示器，分辨率为800600或以上。 (5) 若为LSC_ADVANCED 用户，应通过E-mail向Latice公司申请授权，获取有关的解密文件。,2. 系统安装 (1) 安装：运行光盘根目录“LATTICEispstr1.exe”安装 ispEXPERT System.；运行光盘根目录“LATTICE ispstr2.exe”安装ispEXPERT Compiler。安

3、装时使用默认选项。,(2) 解密：拷贝经授权获取的解密文件LFLXUTIL.DLL到安装后的目录“ispTOOLSISPCOMPBIN”和“ispTOOLSISPSYSBIN”中并覆盖相同的文件；拷贝解密文件SYNDPM.EXE到安装后的目录“ispTOOLSISPSYSBIN”中并覆盖相同的文件；拷贝解密文件SYNTA.EXE到安装后的目录“ispTOOLSISPSYSBIN”中并覆盖相同的文件；拷贝解密文件LATLIC.DLL到安装后的目录“ispTOOLSSYNPLIFYBINMBIN”中并覆盖相同的文件。 (3) 重新启动计算机。,4.1.2 原理图的设计操作指南 在“程序”栏中选La

4、ttice Semiconductor ispEXPERT System“ispEXPERT System进入“ispEXPERT System Project Navigator”主窗口(如图4.1)，选择“Window”“Schematic”菜单即可进入原理图的设计。,图4.1 “ispEXPERT System Project Navigator”主窗口,1. 绘图环境设置(Options) 绘图之前，首先要进行绘图环境的设置。绘图环境的设置，通过选择原理图编辑器主菜单中的“Options”下的各菜单项来实现。常用的绘图环境的设置项有两个：图形选项(Graphic Options)和优先

5、选项(Preferences)。其各项目的设置选项及作用如图4.2和图4.3所示。,图4.2 图形选项的设置选项及作用,图4.3 优先选项的设置选项及作用,2图形绘制(Add) 图形绘制的基本单元操作选项如图4.4所示。其中最常用的基本单元操作有调用系统库中的元件符号(Symbol)，绘制直线(Wire)、弧(Arc)、圆(Circle)、矩型(Rectangle)和输入文本(Text)等。绘制基本单元的操作方法是：先在子菜单/工具条中选中该操作项，再在绘图的起点按住鼠标至绘图的终点松开鼠标即可。,图4.4 图形绘制的基本单元操作选项,3图形编辑(Edit) 图形编辑主要是指对已存在的图形进行

6、移动、旋转、内复制、删除、外拷贝等操作。各种操作项目如图4.5所示。最基本的操作有已绘图形的移动(Move)、90度旋转(Rotate)、镜面旋转(Mirror)、复制多用(图形内)(Duplicate)、删除(Delete)以及库符号的编辑(Symbol)，已绘图形的拷贝(对外)输出(Copy)等。,图4.5 图形编辑的操作项目,移动、内复制、删除的操作方法是：先在子菜单/工具条中选中该操作项，再用鼠标点中或按住鼠标用一个方框选中该操作对象后，松开鼠标或移动/复制到指定的地方即可。 旋转的操作方法是：先使被旋转的对象处于移动或复制多用状态，再在子菜单/工具条中选中该操作项后，点击鼠标左键即可

7、。,库符号的编辑(Symbol)方法是：在子菜单/工具条中选中该操作项后，用鼠标左键双击被编辑的符号即可进入符号编辑状态，再执行相应的与前类似的编辑操作。编辑完后应注意存盘。 图形的拷贝输出操作方法是: 先在子菜单选中“Copy Image”操作项，再按住鼠标用一个方框选中欲拷贝的图形，最后在子菜单中选中“Copy”操作项即可。这时，在剪贴板中即保存了被拷贝的图形。,4文件管理(File) 图形绘制完后，应进行存盘保存。使用原理图编辑器绘制的图形，其文件的扩展名为.SCH，要使用原理图编辑器才能打开该文件。,4.1.3 VHDL设计操作指南 为了使读者能快速地掌握ispEXPERT基于VHDL

8、设计输入方式的操作，下面将讲解一个4位二进制并行加法器的设计和测试全过程。,【例4.1.1】 4位二进制并行加法器的源程序ADDER4B.VHD。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY ADDER4B IS -4位二进制并行加法器 PORT(CIN：IN STD_LOGIC； -低位进位 AIN： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； -4位加数,BIN： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； -4位被加数 SU

9、M： OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； -4位和 CONT： OUT STD_LOGIC)； -进位输出 END ENTITY ADDER4B； ARCHITECTURE ART OF ADDER4B IS SIGNAL SINT：STD_LOGIC_VECTOR(4 DOWNTO 0)； SIGNAL AA，BB： STD_LOGIC_VECTOR(4 DOWNTO 0)；,BEGIN AA=0 AIN,BIN,CIN,SUM,CONT PIN; -测试向量程序中，输入/输出信号不分开写，也不特别注明谁是输入/输出 X=.X. ; TEST_VECTORS,

10、(AIN,BIN,CIN -SUM,CONT); H9,HA,0 -X, X; HB,H1,1 -X, X; HA,H8,0 -X, X; HC,H5,1 -X, X; . END;,在“ispEXPERT System Project Navigator”主窗口中选择“Source”“New”菜单，将弹出“New Source”对话框，选择ABEL Test Vectors 类型。此时弹出“New File”对话框，在对话框的上栏中填入仿真文件名ADDER4B(默认.abv文件)，按“OK”按钮后，进入Text Editor。在此，将例4.1.2程序输入编辑器编辑结束后存盘，即获得测试向量文

11、件adder4b.abv。在主窗口的左栏中可以看见此文件(排在ADDER4B的上方)。,测试向量文件的格式十分宽松，因为所有的功能信息都已在综合好的文件中。文件中一般只需在左边写好输入信号值即可，右边一律写任意值“.X.”。为简便起见，一般可在TEST_VECTORS前先将“.X.”赋值给X，即X=.X.，这时在测试向量的右边直接写上X即可。 现在，在ispEXPERT主窗口中选中(鼠标单击)左侧的“adder4b.abv”文件，再双击右侧的“Compile Test Vectors”，以编辑测试向量文件，若无问题，会出现绿勾(如图4.9所示)。,图4.9 向量文件的编译测试,2) 系统的功能

12、仿真 (1) 进入功能仿真。双击图4.9右侧的“Functional Simulation”栏，进行功能仿真。这时会弹出Synplify窗口，表示先进行综合，综合通过后，关闭Synplify窗口，片刻即进入功能仿真控制窗口“Simulator Control Panel”(如图4.10所示)。,图4.10 仿真控制板窗口,(2) 给测试向量赋值。先给第一组测试向量赋值。在仿真控制窗状态下，先点击左边的需赋值的信号，再点击中间的赋值选择下拉框，选择需赋的值(有0，1，X，Z四种值，如图4.11所示)，然后选择赋值形式(有Preset、Force、Monitor、Clear四种形式，如图4.12所

13、示)。重复上述步骤，直到将第一组测试向量赋值完毕。,图4.11 测试向量赋值下拉选择框图,图4.12 测试向量赋值形式选择示意图,再给第二组测试向量赋值。先点击下一个仿真向量按钮(Next Test Vectors)，并输入仿真单步执行时间(Step Interval)，如100 ns，再点击Step，即出现第二个测试向量的起始时间(如100 ns)，如图4.13所示。接着按前述的方法给第二组测试向量赋值。 重复上述步骤，直到将N组测试向量赋值完毕。,图4.13 测试向量赋值形式选择框图,(3) 设置波形观察格式。在图4.13中，先按键“Run”，再选择当前窗口下的“Window”“Wavef

14、orm Viewer”(如图4.14)，即进入波形观察窗。点击此窗口中的“Edit”“Show”(如图4.15)，即弹出显示波形窗口“Show Waveforms”(如图4.16所示)。在此窗口右栏已列出所有的输入、输出信号名，用鼠标点击其中的一个信号名，如CIN，再点击“Show”可看到CIN的波形。如此重复，就可将所有11个信号波形全部显示于窗口。,图4.14 波形观察选择项示图,图4.15 波形观察显示设置图,图4.16 显示信号设置图,若显示的波形不符合自己的要求，可用鼠标先点击需去掉的信号名，如CIN，再点击当前窗口中的“Edit”“Hind”(如图4.17所示)，即可将该波形隐蔽掉

15、。重复该步骤，直到将所有不需显示的信号全部隐蔽掉。,图4.17 多余显示波形的屏蔽设置图,如果希望以总线形式显示，如显示AIN(3)，A(0)，可以用鼠标点击“Bus”，这时右边将弹出一窗口。用鼠标在左栏的AIN(3)，A(0)四个信号上拖动直至变成黑色，再点击右边的“Add Net(s)”(如图4.18所示)，这时，四个信号将出现在另栏中。点击“Reverse”，使四个信号换位，使高位在前。接着按“Save Bus”键，再按“Show”键，这时将出现总线式波形图。,接着按“Save Bus”键，再按“Show”键，这时将出现总线式波形图。总线的显示形式有四种，分别是二进制(Binary)，八

16、进制(Octob)，十进制(Decimel)，十六进制(Hex)，可通过在波形显示状态下选择设置选项OptionsBus来完成。接着，按当前窗口最上栏选项“View”“Zoom In”后，再用键点击波形，使其放大，直至可看见总线图中的数值为止。本例题的功能仿真的二进制、十六进制总线式波形分别如图4.19、4.20所示。,图4.18 总线式波形设置图,图4.19 总线波形的二进制显示,图4.20 总线波形的十六进制显示,3) 系统的时序仿真 若返回到ispEXPERT System主窗口，选中左侧的adder4b.abv文件，双击右侧的 Timing Simulation 栏，即进入时序仿真。时

17、序仿真的过程与功能仿真类似。本例题的时序仿真的二进制、十六进制总线式波形分别如图4.21、图4.22所示。从时序仿真波形可以看出，加入各种输入信号后，输出首先处于一种不稳定状态，是一些毛刺信号，当经过一定的延时后，输出才达到稳定的状态。,图4.21 时序仿真的二进制显示,图4.22 时序仿真的十六进制显示,4. 器件引脚的锁定和适配 1) 编辑引脚锁定文件 在ispEXPERT System 主窗口上选“Window”“Text Editor”进入文本编辑器，选“File”“New”，然后按照以下方式来锁定引脚。此文件取名为ADDER4B.PPN (ADDER4B.PPN的设计过程见表4.1)

18、，并存于同一目录中后退出。,/ 引脚锁定文件ADDER4B.PPN / PART：ispLSI1032E-70LJ84 / FORMAT：PINNAME PINTYPE LOCK AIN(0) IN 26 AIN(1) IN 27 AIN(2) IN 28 AIN(3) IN 29 BIN(0) IN 30 BIN(1) IN 31 BIN(2) IN 32 BIN(3) IN 33,CIN IN 3 SUM(0) OUT 45 SUM(1) OUT 46 SUM(2) OUT 47 SUM(3) OUT 48 CONT OUT 68,表4.1 ADDER4B.PPN的设计过程,2) 器件的适

19、配 在主窗口左侧用鼠标单击“ispLSI1032E-70LJ84”，再在右侧单击“Fit Design”，然后按该窗口下方的“Properties”按钮，即可打开控制参数编辑对话框(如图4.23所示)。,图4.23 控制参数编辑对话框,5. 系统编程及硬件测试 1) 硬件测试系统连接 首先将ISP下载电缆与计算机的打印机接口LPT1连接好，再在下载窗口选择菜单“Configuration”“Scan Board”(或直接点击上排菜单键“SCAN”)检测芯片的型号。如果接线无误，目标系统工作正常，可以将电路板上接在菊花链上的所有的Lattice ISP扫描出来，否则将不可能得到如图4.24中显示

20、的关于1032E的条目。,图4.24 在系统编程下载窗口,2) 器件的编程下载 系统连接与上电情况检查无误后，即可进行在系统下载操作。双击如图4.8工程项目主窗口右栏下的“ISP Daisy Chain Download ，弹出在系统下载操作窗口(如图4.24所示)。,3) 系统的测试 如果实验系统是GW48，可选择电路模式1，4位二进制的被加数和加数分别由键1、键2输入；低位来的进位由键7输入；加法运算的结果显示在数码管“数码5”上；向高位的进位显示在发光二极管D1上。,4.2 Altera MAX+plus II操作指南,4.2.1 MAX+plus II安装 将MAX+plus II光盘

21、放进光驱，这里假设光驱的驱动器号为F。 选择Windows 98的 “开始”“运行”菜单，输入“F:PCMAXPLUS2INSTALL.EXE”，然后按“确定”按钮，即可开始安装过程。,(1) 选择“Install”按钮，安装程序将检查系统。 (2) 设置安装目录。在上面的文本框中输入MAX+plus II系统所在目录名，在下面的框中输入工作目录名，安装程序将把MAX+plus II系统复制到系统目录(System Directory)下。之后按下“Continue”按钮。 (3) 按“Install”，然后在后续的对话框中选择“Yes”按钮，开始文件复制过程。 (4) 通过Windows 9

22、8系统菜单“开始”“程序”“MAX+plus II”“MAX+plus II”，运行MAX+plus II。,(5) 将申请到的授权号输入到“Authorization Code”对话框的文本输入框中，按“OK”按钮即可，也可先按下“Validate”按钮看一下授权号是否正确。,4.2.2 MAX+plus II操作指南 为了使读者快速学会使用Altera公司的EDA软件MAX+plus II，下面将讲解一位全加器的设计和测试全过程。 1源文件的编辑 1) ORM2.VHD、H_ADDER.VHD的编辑及对应的元件符号图的生成首先为该设计(工程)建立一目录，如e：maxexam，然后通过Win

23、dows 98的“开始”菜单进入MAX+plus II集成环境，如图4.25所示。,图4.25 MAX+plus II集成环境,图4.26 New对话框,【例4.2.1】 两输入或门的源程序ORM2.VHD。 LIBRARY IEEE； USE IEEE.STD_LOGIC-1164.ALL； ENTITY ORM2 IS PORT(A，B：IN STD_LOGIC；C：OUT STD_LOGIC)； END ENTITY ORM2； ARCHITECTURE ART1 OF ORM2 IS BEGIN C=A OR B； END ARCHITECTURE ART1；,输入完毕后，选择菜单“F

24、lieSave”，即出现如图4.27所示的对话框。 文件存盘后，为了能在图形编辑器中调用ORM2，需要为ORM2创建一个元件图形符号。选择菜单“File”“Create Default Symbol”，出现如图4.28所示的对话框，询问是否将当前工程设为ORM2，可按下“确定”按钮。,图4.27 保存ORM2.VHD,这时，MAX+plus II调出编译器对ORM2.VHD进行编译，编译后生成ORM2的图形符号。如果源程序有错，要对源程序进行修改，重复上面的步骤，直到此元件符号创建成功。成功后出现如图4.29所示的对话框。退出编译器，再退出编辑器，回到主窗口。,图4.28 询问当前工程的设置,

25、图4.29 元件符号创建成功,【例4.2.2】 半加器的VHDL源程序H_ADDER.VHD。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY H_ADDER IS PROT(A，B：IN STD_LOGIC； CO，SO：OUT STD_LOGIC)； END ENTITY H_ADDER； ARCHITECTURE ART2 OF H_ADDER IS BEGIN SO=(A OR B) AND (A NAND B)； CO=NOT (A NAND B)； END ARCHITECTURE ART2；,2) F _ADDER.GDF的编辑

26、 F_ADDER.GDF是全加器设计中最顶层的图形设计文件，调用了前面两步创建的两个功能元件，将一个ORM2.VHD和两个H_ADDER.VHD组装成一个完整的设计实体。 选择菜单“File”“New”，在如图4.26所示的对话框中选择“Graphic Editor file”，按“OK”按钮，即出现图形编辑器窗口“Graphic Editor”。现按照以下给出的方法在“Graphic Editor”中绘出如图4.30所示的原理图。,(1) 往图中添加元件。先在图形编辑器(原理图编辑器)中的任何位置双击鼠标，将出现如图4.31所示的“Enter Symbol”对话框。 用鼠标按在元件上拖动，即

27、可移动元件。排好它们的位置，如图4.30所示。,图4.30 顶层设计原理图,接着可为一个ORM2、两个H_ADDER元件接上输入/输出接口。输入/输出接口符号名为“INPUT”和“OUTPUT”。在库“prim”中，即双击如图4.31所示的c:maxplus2max2libprim，将即刻在“Symbol Files”子窗口中出现许多元件符号，选择“INPUT”和“OUTPUT”元件使之进入原理图编辑器。当然也可以直接在“Symbol Name”文本框中输入“INPUT”或“OUTPUT”，MAX+plus II会自动搜索所有的库，找到INPUT和OUTPUT元件符号。,图4.31 输入元件,

28、(2) 在符号之间进行连线。先按图4.30所示的方式，放好输入/输出元件符号，再将鼠标箭头移到符号的输入/输出引脚上，鼠标箭头形状会变成“+”字形，然后可以按着鼠标左键并拖动鼠标，绘出一条线，松开鼠标按键完成一次操作。 (3) 设置输入/输出引脚名。在INPUT或OUTPUT符号的引脚上双击鼠标左键，可以在端口中输入新的引脚名。F_ADDER.GDF中有三个输入引脚：AIN、BIN和CIN。两个输出引脚：SUM和COUT。按图4.30的方式分别输入端口符号，完成的顶层原理图设计如图4.30所示。,2. 系统的编译、综合、适配 1) 设置顶层文件 在编译系统文件F_ADDER.GDF之前，需要设

29、置该文件为顶层文件Project(工程文件)。 2) 选择目标器件及锁定引脚 先选择用于编程的目标芯片。 引脚号设定可按照表4.2的方式来定义。全部设定结束后，按“OK”键即可。,表4.2 F_ADDER4B的引脚号设定表,3) 编译、综合、适配 选择“MAX+plus II”“Compiler”菜单，可运行编译器, 此时将出现如图4.32所示的界面。编译器将一次性完成编译、综合、优化、逻辑分割和适配/布线等操作。现在首先设定VHDL版本。选择如图4.32所示界面上方的“Interfaces”“VHDL Netlist Reader Settings”，在弹出的窗口中选“VHDL 93”。这样

30、，编译器将支持93版本的VHDL语言。,图4.32 工程项目编译综合器,3系统的有关仿真 MAX+plus II支持功能仿真和时序仿真两种形式。功能仿真用于大型设计编译适配之前的仿真，而时序仿真则是再编译适配生成时序信息文件之后进行的仿真。 1) 建立仿真波形文件 选择菜单“File”“New”，在出现的“New”对话框中选择“Waveform Editor file”(如图4.26所示)，按“OK”后将出现波形编辑器子窗口。选择菜单“Node” “Enter Nodes from SNF”，出现如图4.33所示的选择信号结点对话框。,图4.33 往波形编辑器中添加信号结点,2) 设置输入信号

31、波形 波形观察窗左排按钮是用于设置输入信号的，使用时只要先用鼠标在输入波形上拖一需要改变的黑色区域，然后点击左排相应按钮即可。其中，“0”、“l”、“X”、“Z”、“INV”、“G”分别表示低电平、高电平、任意、高阻态、反相和总线数据设置。若是时钟信号，用鼠标点时钟信号的“Value”区域，可以将时钟信号选中。,这时，时钟信号的波形区域全部变成黑色，按集成环境窗左边上的时钟按钮，将出现时钟信号设置对话框，按下“OK”即可设置时钟信号。按集成环境右边的“缩小”按钮，可以缩小波形显示，以便在仿真时能够浏览波形全貌。根据要求将各输入信号AIN、BIN和CIN的波形设置成如图4.34所示。,图4.34

32、 设置了输入信号的波形编辑器,3) 运行仿真器进行仿真 选择主菜单“MAX+plus II”“Simulator”，按下“Simulator”，出现仿真参数设置与仿真启动窗(如图4.35所示)。这时按下该窗口中的“Start”按钮，即刻进行仿真运算(注意，在启动仿真时，波形文件必须已经存盘)。仿真运算结束后出现如图4.36所示的对话框。对话框中显示“0 errors，0 warnings”，表示仿真运算结束。 序仿真波形结果如图4.37所示，观察波形后，可以确认设计正确。,图4.35 仿真参数设置与仿真启动窗,图4.36 仿真计算结束窗,图4.37 f_adder仿真结果,用鼠标双击编译器子窗

33、口(如图4.38所示)的下载图标，或者选择“MAX+plusII”“Programmer”菜单，可调出编程器(Programmer)窗口(如图4.38所示)。在将设计文件编程配置(对此FPGA下载称为配置)进硬件芯片前，需连接好硬件测试系统(如果实验系统是GW48，编程配置和硬件测试方法可参阅第5章)。,图4.38 编程器子窗口,4.3 Xilinx Foundation操作指南,Foundation Series是Xilinx公司最新集成开发的EDA工具，它支持的芯片有：XC3000A/L、XC3100A/L、XC4000E/L/EX/XL/XV/XLA、XC5200、XC9500、XC95

34、00XL Spartan和SpartanXL Virtex等。,4.3.1 Xilinx Foundation的安装 1系统需求 Xilinx Foundation Series在PC机上运行，支持Windows 95和Windows NT4.0或更高版本。下面是Xilinx推荐的机器配置： (1) Pentium、Pentium Pro或兼容的CPU。 (2) 内存32 MB或64 MB(与所使用的Xilinx器件有关)。,(3) 48128 MB硬盘交换区(与所使用的Xilinx器件有关)。 (4) 硬盘容量：Base100 MB；Base Express120 MB；Standard28

35、0 MB；Foundation Express300 MB；所有器件600 MB。,2运行Setup安装程序 将Xilinx Foundation Series CD-ROM放进光驱，假设光驱的盘符为F，点击Windows系统菜单按钮“启动”“运行”，然后输入F：Setup.exe，按下“确定”按钮，便开始安装过程。实际上，在将CD-ROM放进光驱后，Windows 95/NT会自动运行Setup程序。,(1) 程序出现安装对话框，按“Next”按钮继续，出现授权协议对话框。 (2) 按“OK”按钮继续，出现对话框，输入光盘序列号“CD Key”，按“Next”按钮继续。 (3) 出现安装类型

36、选择对话框，使用安装程序默认选项“Type Install”(典型安装)。 (4) 直接按“Next”按钮继续，出现对话框，按“Browse”按钮可以选择安装目录，目录选好后按“Next”按钮。,(5) 出现提示选择组件的对话框，只选择需要安装的组件，一般情况下无需改动，按“Next”按钮。 (6) 出现提示选择组件的对话框，只选择将要使用的系列，其余的系列全部消除掉。 (7) 文件复制完成后，安装程序提示要修改Autoexec.bat文件，以加进必需的环境变量设置，按“OK”按钮。 (8) 复位计算机，完成环境变量的设置。,3关于授权文件(LICENSE.DAT) Foundation Se

37、ries运行时需要检测授权文件LICENSE.DAT。授权需要用传真或E-mail向Xilinx公司申请。安装成功后，默认的授权文件可能已经过期，或根本不能用，请立即向Xilinx公司申请，或联系Foundation Series软件销售商。,4.3.2 Foundation工程设计流程 Foundation有两种主设计类型：原理图方式和HDL方式，相对应的有两种设计流程。 1原理图输入方式设计流程 原理图主输入方式的设计流程如图4.39所示，各步工作由项目管理器统一管理。,图4.39 原理图输入方式设计流程,(1) 编辑原理图和生成网表：利用Xilinx提供的符号库，在原理图编辑器中设计系统

38、原理图。 (2) 软件到硬件的实现：要将设计的软件系统实现到具体芯片，包括一系列的操作。 (3) 有关仿真及分析：逻辑仿真器(Logic Simulator)支持三种类型的仿真。 (4) 芯片编程：在经过各种仿真验证之后，可以将生成的目标文件写到芯片中去，以实现对芯片的实际配置，实现所需要的功能。,2. 硬件描述语言输入方式设计流程 硬件描述语言(HDL)作为主设计输入的流程如图4.40所示。该主设计输入方式的设计流程中仅有一项与原理图主设计输入流程不同。在HDL主设计输入流程中的“逻辑综合”，对应在原理图主设计流程中是“生成网表”。,图4.40 HDL主设计输入流程,4.3.3 VHDL设计

39、操作指南 为了使读者掌握Foundation的VHDL设计操作，下面介绍一个4位二进制加法器的VHDL设计和测试的全过程。本设计采用的目标器件为低成本、高性能的Spartan系列芯片，容量等效于5000个逻辑门的XCS05-3-PC84。,1. 创建新工程 设该新工程为ADDER4B，在创建新工程ADDER4B之前，首先需为本设计工程建立一个空的目录，如“E:XLINEXAM”。运行Foundation，进入Foundation 项目管理器后，会出现一个项目管理器对话框。在对话框中选中“Create a New Project”，然后按下“OK”按钮，出现如图4.41所示的新工程设置对话框。,

40、图4.41 设置新工程信息对话框,1) 进入HDL编辑器 在Foundation项目管理器中，按“Flow”后在显示的流程图中按“Design Entry”栏中最左侧的按钮，进入HDL编辑(HDL Editor)，出现如图4.42所示的对话框。选中“Create Empty”(创建空文档)，按下“OK”按钮后进入HDL编辑器主界面。,图4.42 进入HDL编辑器后显示的对话框,2) 输入源程序并将其保存 在HDL编辑器中输入例4.3.1所示的源程序，然后选择菜单“File”“Save”，在对话框中填入文件名“ADDER4B.VHD”，按下“保存”按钮，ADDER4B.VHD立即保存到工程所在的

41、目录中。,【例4.3.1】 4位二进制加法器的源程序ADDER4B.VHD。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY ADDER4B IS PORT(A： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； B： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； C： OUT STD_LOGIC_VECTOR(4 DOWNTO 0)； END ENTITY ADDER4B；,ARCHITECTURE ART OF ADDER4B IS SI

42、GNAL AA，BB： STD_LOGIC_VECTOR(4 DOWNTO 0)； BEGIN AA=0 END ARCHITECTURE ART；,3) 将源程序文件加到工程中。选择菜单“Project”“Add to Project”，可将ADDER4B.VHD添加到工程文件中。,3逻辑综合 逻辑综合的作用是将ADDER4B.VHD编译后，为ADDER4B选择一个电路实现方案，然后为此方案生成一个电路网表。 1) 启动综合过程 在Foundation项目管理器中，按下“Flow”，在显示的流程图中按下“Synthesis”栏中最左侧的按钮，启动综合器。此时，首先会弹出如图4.43所示的对话

43、框，提示设置综合时需要的信息。,2) 目标器件的选择及引脚锁定 首先要选择目标器件，可以作如图4.43所示的选择。结束后，按下“Run”按钮，会 出现如图4.44所示的窗口，可以在其中定义芯片引脚。将下面的滚动条拖到右边“Pad Loc”一栏，即可进行引脚定义。鼠标单击要设置的输出名所对应的方格，可以输入引脚号，双击则可以修改。引脚号码的格式是“P号码”，如P5表示芯片封装的第5引脚。,图4.43 设置综合信息,图4.44 定义芯片引脚,注意：如果在综合成功后，还需要修改芯片引脚定义(如图4.45所示)，可以在Foundation 项目管理器的版本管理“Versions”一栏中，在“Verl-

44、SPARTAN-S05PC84-3字串上按鼠标右键，再点击“Edit Constrains”，同样可以弹出如图4.44所示的窗口，操作方法与上面所述相同。引脚定义结束后，按图4.44所示的“OK”按钮，Foundation即按刚才的设置来优化设计。,图4.45 在综合后，修改引脚定义,4功能仿真 综合后生成的网表可供功能仿真用。这里简要说明仿真器进行功能仿真的操作过程。 1) 启动仿真器 在Foundation项目管理器中，按下“Flow”，在显示的流程图中按下“Simulation”，即进入逻辑仿真器，此时逻辑仿真自动设置为功能仿真状态。 2) 加入信号 在逻辑仿真器中，选择菜单命令“Sig

45、nal”“Add Signal”，出现如图4.46所示的子窗口。,图4.46中加入了信号(A3，A0)、(B3，B0)和(C4，C0)。注意，这里的信号表示形式是总线形式，(A3，A0)表示由A3、A2、A1、A0组成的总线信号。在本例中，用总线信号形式进行仿真特别方便。按下“Add”按钮后，信号立即加入到波形浏览器中，按“Close”按钮关闭添加信号窗口。,图4.46 加入信号窗口,3) 设置输入波形 选择菜单命令WaveformEdit，出现如图4.47所示的标题为“Test Vector State Selection的工具窗口。其上面各按钮的意义如表4.3所示。,表4.3 “Test Vector State Selection”工具窗口各按钮的意义,要输入信号的值，需先定义一个块。定义块的方法是：将鼠标放到块的首位置，按下鼠标左键，拖动鼠标到块的末位置，松开鼠标左键。如图4.47所示，选中的块是灰色的。