锁相环原理.ppt

1、基于CPLD控制的低相噪微波点频源,设计目的 研究工作频率在微波频率下的低相位噪声，掌握高频 电子电路的设计，以及能够进行锁相环路的设计。通过 CPLD控制分频系数。 设计指标 工作频带：1.9GHz； 相位噪声：-100dBc/Hz10kHz； 杂散抑制：-40dBc；,本次毕业设计的核心和难点,核心 关键在于PLL电路的综合设计，需要不断的调试电路来达到最好噪声要求，同时，在高频的电子电路情下，还需要由CPLD控制的数字电路与模拟电路的综合设计。,本次毕业设计的核心和难点,难点 工作频率很高，对电路的设计要求很高。 对相位噪声的要求很高。 整个PLL电路的系统设计，各组件之间的合理搭配。电

2、路要求数电路和模拟电路的有效结合，数字部分又要与模拟部分之间区分开来。 Protel 与Quartus软件的使用，VHDL程序的调试 电路板的制作、焊接与调试,锁相环原理,PLL的基本工作原理是：PD把输入信号相位与VCO输出信号的相位进行比较 ，输出一个正比于两个输入信号相位差的电压加到环路滤波器LF上抑制噪声和高频分量后,再加到VCO上控制VCO输出频率的变化，使输入信号与VCO信号之间的相位差逐渐减小，最后达到动态锁定。,锁相环原理,简单的说，PLL（Phase Locked Loop，锁相环）电路基本由三大部分组成： 1.鉴相器 2.环路滤波器 3.压控振荡器,PLL电路设计,鉴相器设

3、计 鉴相器选择ADF4106，同时该芯片还内置分频器，减少了负杂的电路设计。 电压控制振荡器（VCO）设计 由于预设的微波频率为2GHz，但经考虑，现有的VCO芯片中，提高该频率的VCO的电压都很高，高于5V,但选择的ADF4106的最高输出电压也才5V，那么滤波器的设计需要用有源滤波器，这样可能给环路的噪声带来影响，通过抉择，为提高降低环路噪声及现有的VCO芯片，经过比较，最后选择设计1.9GHz的微波点频源，VCO芯片采用V614ME07。,PLL电路设计,环路滤波器设计 采用ADI 公司提供的 PLL 仿真工具 ADIsimPLL 软件可以很容易仿真出需要的环路滤波器设计，具体设计如下：

4、,CPLD电路的设计,采用的CPLD芯片为EPM3064，它能够使用JTAG实现对PLL系统的硬件仿真调试。芯片比较便宜，而已很容易从城隍庙处购买到。 仿真软件使用Quartus，使用VHDL程序对CPLD部分进行仿真调试。,电路原理图的设计,电源部分的设计 对高频电路，电源的影响很大，凡是用到电源的部分都滤波。举例如下： 1 接入的+5V电压的滤波,电路原理图的设计,接入其它芯片时，再一次对电源滤波,电路原理图的设计,衰减器的设计 由于经过放大器后的射频信号功率还是很大，不能直接接入鉴相器ADF4106，需要通过衰减器，具体电路设计如下：,电路原理图的设计,功率分配电路设计 经过VCO出来的

5、射频信号一部分进入鉴相器进行相位锁定，一部分作为输出，所以需要设计功率分配电路。,电路原理图的设计,JTAG接入电路,电路板的制作和调试,对器件的封装都采用贴片封装，布线不采用自动布线，因为有些地方布局不合理。很容易产生比必要的干扰，对电路造成不可估量的后果，所以对PCB器件进行手动布线。同时，在铺铜的时候都要注意数字地和模拟地的区分。具体的电路图如下：,电路板的制作和调试,电路板的制作和调试,通过焊接后的电路如下：,电路板的制作和调试,将电路接入电源，并连接频谱仪，便开始对板子进行调试，通过调试，得到了稳定的微波点频源信号，频率为1.9GHz，相位噪声优于 -100dBc/Hz10kHz，满足系统要求。杂散抑制在偏离主频1GHz 的范围内优于-40dBc。满 足系统要求。 具体的拍摄照片如下：,电路板的制作和调试,锁相环稳定后的1.9GHz点频源信号,电路板的制作和调试,带宽为20MHz时的1.9GHz点频源信号,电路板的制作和调试,1.9GHz点频源信号杂散span1GHz,电路板的制作和调试,偏离中心频率20KHz时的相位噪声,电路板的制作和调试,由上面的数据和图表可以看出在1.9GHz频段取得了非常优秀的相噪指标，杂散指标也在合理范围之内，但还不够理想。 相位噪声可用专用