ModelSim轻松入门.ppt

1、1，Modelsim 6.0教程2006.12Q336053579621，2，Modelsim简介Modelsim模拟工具是由Model开发的。支持Verilog、VHDL和混合模拟。逐步执行整个程式，让设计人员直接看到下一步要执行的陈述式。您也可以在程式执行的任何步骤中随时检视所有变数的目前值。在Dataflow窗口中，您可以查看单位或模块的输入和输出连续更改等。比Quartus中包含的模拟器功能更强大。ModelSim分为SE、PE、OEM等多个版本，是集成到FPGA供应商设计工具(包括Actel、Atmel、Altera、Xilinx、Lattice等)中的OEM版本。例如，Altera

2、提供的OEM版本是ModelSim-Altera，Xilinx提供的版本是ModelSim XE .SE，在功能和性能方面也比OEM版本(例如模拟速度)支持PC、UNIX和LIUNX 1。Modelsim是专业的HDL语言模拟器，比Quartus中包含的模拟器功能更强大。2 2 .Quartus simulator不支持测试库，仅支持波形文件。VWF VWF文件的全称是“矢量波形文件”(Vector Waveform File)，一般设计人员在创建波形文件时，必须自行设置重置、时钟信号、控制和输入数据、输出数据信号等。其中工作量最大的是输入数据的波形输入。例如，要模拟只有1KB的串行输入数据量

3、，需要将手动输入信号的波形绘制为8000个周期，这既费时又容易出错，如何开始？对于初学者，modelsim附带的教程是help-se pdf documentation-tutorial中的好选择。详细介绍modelsim的功能使用，从简单到复杂、从低级到高级。4，Modelsim的安装与许多其他软件一样，Modelsim SE需要合法许可证。通常，使用Kengen创建license.dat。解压缩安装工具包，然后开始安装。安装时，选择“安装完整产品”。出现“install hardware security key driver(安装硬件安全密钥驱动程序)”时，选择“no(否)”。出现Add

4、 Modelsim To Path时，选择yes。出现Modelsim License Wizard时，选择“关闭”。在Cd根目录下创建新的flexlm文件夹，使用Keygen创建license.dat，然后将其复制到此文件夹下。修改系统的环境变量。右键单击桌面上的计算机图标，属性-高级-环境变量-(系统变量)新建。如下图所示填写，如果变量值中已存在其他路径，则输入“；”使用从要填充的路径中分离。lm _ license _ file=c : flexlm license . dat，5，6，7，使用modelsim模拟Modelsim的工作方式4种3360使用者图形介面模式互动式指令行模式M

5、odelsim显示渡边杏仅透过指令主控台输入的指令完成所有作业Tcl工程很大，文件比较多的时候，分批处理比较方便。直接运行批处理文件，在后台调用modelsim，以及modelsim脚本文件* .运行do，完成任务周3360，8。仿真是功能仿真、门级仿真、时间仿真功能仿真(预仿真、代码仿真)的目的是验证电路功能是否满足设计要求。可集成的FPGA代码用RTL级别代码语言描述，以RTL级别代码和Testbench输入。在设计的早期阶段发现问题可以节省很多能源。使用语句级模拟和时间序列模拟(后模拟)集成软件生成的语句级网络表执行模拟。不添加延迟文件的仿真是门级仿真。您可以验证集成功能是否满足功能要求

6、，其速度比功能模拟慢，并且比计时模拟快。基于门级模拟的延迟文件(.SDF)的模拟是计时模拟，更真实地反映逻辑延迟和功能。综合考虑电路的路径延迟和门延迟的影响，确认电路是否能在特定计时条件下满足设计理念的过程、计时违规、9、功能模拟。2测试激励代码：根据设计要求，输入/输出的激励3模拟模型/库：取决于设计中调用的设备供应商提供的模块(例如FIFO、ADD_SUB等模拟阶段)。以4位计数器为例，提供详细的步骤。1.要启动modelsim软件，请首先设置光盘上的count4文件夹。在Modelsim中，选择File-Change Directory，然后在弹出Choose folder对话框中，将目

7、录路径设置为c:/count 4。2.创建项目在modelsim中创建project，然后选择file-new-Project Location是可以通过Brose按钮选择或更改的工作目录。Ddfault Library Name可以使用工具的默认work。在Workspace窗口的library中显示work library。10、11、3。将文件添加到项目当显示项目构建时，选择“Add Exsiting File”，然后按照相应的提示将文件添加到相应的项目中。此处的count_tp.v及其编译可以通过单击ComlileComlile All完成。5 .文件装载(1)双击存储库的work上的

8、count_tp装载(2) simulate start simulation右键单击设置，单击ok，然后单击14，6。开始模拟单击work开始模拟，15，7。结束模拟模拟除错完成后，您可以结束模拟，并在主视窗中选取模拟结束模拟，16，补货3360 (1)，或不新增测试程式库。模拟阶段与之前相似。加载文件时，可以双击“cool(工具)”直接使用许多Testbench模板，这些模板可以在Add add to wave输入信号clk、reset编辑测试波形、run-all、17、(2) modelsim中直接创建Testbench Modelsim双击Creat Testbench后，生成向导将在

9、Specify Design Unit作业库下选择目标文件，单击Next后，您可以指定Testbench名称、要编译的库等。此处使用默认设置直接点完成。目标文件中每个端口的定义和调用函数出现在Testbench中。然后设计人员将内容添加到Testbench。可以保存为v格式。如上所述，Testbench文件也编译到作业库中。19、门级模拟和计时模拟所需的文件1统一布局布线生成的网络表文件2测试激励3库Altera模拟库的位置是c : Altera Quartus 50 EDASIM _ lib 4计时模拟。还需要具有时间延迟信息的逆表文件(SDF)浇口级仿真。(1)成功编译项目后，自动启动Mo

10、delsim以运行门级仿真。(2)首先在Quartus中创建网络表文件和延迟文件。然后调用Modelsim以成功编译仿真工程，并自动启动model sim。1 .在Quartus中设置模拟工具打开Quartus、项目设置、选择Assignments | EDA Tool Settings，然后单击左侧列中“Simulation”选择下的“More Settings”按钮，将显示“More Settings”有两种方法可以生成此门级别模拟的testbench。(1)直接编写testbench count _ tp.vmod，然后单击Quartus的start compilation开始编译，Qu

11、artusII状态栏中将显示“EDA Netlist Writer”和“EDA Simulation”即使我们不手动加入，也有模拟结果。QuartusII完成完整编译并运行ModelSim后，将显示“Finish Vsim”对话框，直到您退出ModelSim。“否”，23，24，(2创建新波形文件，编辑模拟信号的激励源，最后保存具有激励信号的波形文件。 Quartus II是。将VWF文件保存为.提供转换为vt的功能。选择主菜单“导出文件”。vt或.可以另存为v文件，不会影响模拟。左下角的testbenchmode name设置为*vlg_vec_tst (verilog对应于verilog，

12、*是主程序名)的more settings中的*_vhdl_vec也不设置more settings。27、设置后编译成功。Quartus目录下是模拟所需的网络表文件和包含延迟逆表文件的Modelsim文件夹。如果使用VHDL语言，则网络表文件将.vho，逆表文件是.SDO。如果使用Verilog语言，则网络表文件将.VO，SDF文件也是。SDO。此时，建议手动创建testbench。count_tp.v Modelsim模拟后的主要步骤是创建库并将其映射到物理目录。Testbench编译。运行仿真。28，建立资源库模拟资源库是储存编译设计单位的目录。modelsim包含两种类型的仿真库：一个

13、是工作库，默认库名称是work，另一个是资源库。“Work库”下包含当前项目下编译的所有文件。因此，必须在编译之前创建work library，并且只能创建一个work library。资源资料库可以包含许多资源，这些资源将由work库中编译的文件调用。这些资源可以徐璐放置在其他资源库中。映射库用于将包含预编译文件的目录映射到modelsim识别的库。库中的文件必须已经编译。如果在Workspace窗口中展开库，则必须可以查看该文件。如果存在未编译的文件，可以使用两种方法将Quartus添加到Modelsim的仿真库： 1.创建自己的新库，以保存需要调用进行仿真的仿真文件。2.将Altera的

14、部件添加到work。使用资源库，29，方法1模拟后1。如果在Modelsim中订阅项目设置和文件count4.vo、count_tp.v和库文件cycloneii_atoms.v，则不需要源代码文件。成功设置Project后，Modelsim将添加页面，然后单击“MC”在“Library Name”中输入与Altera中的库名称相匹配的库名称。这个名称称为cycloneii，30，必须编译的库取决于使用的HDL语言。例如，tratix设备，Verilog语言的Stratix _ Atoms。必须编译文件。对于VHDL，要编译的库文件为STRATIX_ATOMS .VHD和stratix _ a

15、toms _ components.vhd。编译库文件和web表并完成上述过程后，单击workspace下的project，选择cycloneii_atoms.v，按如下方式设置属性，然后分别编译cycloneii_atoms.v:然后分别编译count4.vo、count_tp.v 3。我们准备了准备模拟所需的所有档案。选择simulatestart simulation。单击“libraries”选项卡，然后单击“add”按钮，将成为刚创建的cyce对于计时模拟，还将添加SDF文件，单击“SDF”，浏览到SDO文件。添加SDO文件后，设置：以在“Apply to Region(应用到区域)”框中填充与逆表文件对应的模块，如下所示：Count_tp是测试激励程序，mycount是模拟模块的激励程序中的实例名称。单击“确定”添加SDF文件，然后单击“加载”开始仿真。使用、35，36、方法2，然后通过模拟将altera的部件添加到