数字逻辑课件第4章更新4.ppt

1、4.5.3 三态缓冲器,三态缓冲器（Three state Buffer）又称为三态门、三态驱动器，其三态输出受使能输入端的控制，当使能输入有效时，器件实现正常逻辑状态输出（逻辑0、逻辑1）；当使能输入无效时，输出处于高阻状态，即等效于与所连接的电路断开。,三态缓冲器的逻辑符号,三态缓冲器的Verilog HDL模型及仿真,使能有效 正常逻辑输出,使能无效 输出高阻,三态缓冲器常用于多个数据源 共享一根（组）公用线（总线）,当译码器的所有使能端有效时，SS2SS0的组合 使/SELP/SELW在同一时刻只有一个有效，从 而使 8 个数据源 P W 中的一个驱动 SDATA；当使能端无效时，则没

2、有一个三态门被使能，输出均为高阻态。,使能端,SSI器件74LS125中含有四个独立的三态缓冲器，各自有独立的使能端，低有效。,SSI器件74LS126中含有四个独立的三态缓冲器，各自有独立的使能端，高有效。,附录三：,附录三：MSI器件74LS541中包含8个独立的三态门，并共用两个使能输入，逻辑图及逻辑符号如下：,思考：Verilog HDL建模？,74LS541 作为输入端口的应用举例,思考： Verilog HDL建模,MSI器件74LS245是一个8位三态总线收发器，一个使能输入端G， 一个方向选择输入端DIR决定传输方向：DIR=1时，数据从A传到B； DIR=0时，数据从B传到A

3、。逻辑图及逻辑符号如下：,0 0,0 1,1 d,/EN ATOB,8位三态总线收发器的Verilog HDL模型,描述 74LS245?,使能有效，方向BA,使能有效，方向AB,使能无效，各自流动,4.5.4 多路选择器,多路选择器（Multiplexers）又称数据选择器、多路开关，常记为MUX。,它是一种多路输入、单路输出的组合逻辑电路。记为 n/1 或 n 1,逻辑功能：当使能端 EN 有效时，在选择控制变量的控制下，从多路输 入数据里选中一路送到输出端。,n个选择控制变量的每种取值组合对应选中m=2n 路输入数据中的一路送到输出端。,当使能有效时,功能表,一. 常用多路选择器的设计,

4、1. 8 选 1 多路选择器,使能有效时 Y的输出逻辑表达式？,使能有效时 Y的卡诺图？,8个数据输入端，其下标对应选择控制变量C、B、A状态组合的十进制值。,低有效使能输入端,选择控制变量输入端，C为高位。,互补输出,电路封装，逻辑符号,7 4 L S 1 5 1,8选1的Verilog HDL模型,8选1的功能仿真,功能表,2. 三态输出的 8 选 1 多路选择器,使能无效，输出高阻状态。,使能有效，正常8选1功能,电路封装，逻辑符号,7 4 L S 2 5 1,三态输出8选1的Verilog HDL模型,out = 1bz;,使能有效，8选1,使能无效，输出高阻,功能表,3. 4 位 2

5、 选 1 多路选择器,逻辑符号,使能输入，低有效。,选择输入 0：A组四位 1： B组四位,数据输入端，A组、B组各四位。,四位输出,7 4 L S 1 5 7,4位2选1的Verilog HDL建模,module sel_4_2_1(sel, n_en, A, B, Y) ; input sel , n_en ; input 3:0 A, B ; output 3:0 Y ; reg 3:0 Y ; always (sel or n_en or A or B) if (n_en) case (sel) 1b0 : Y=A ; 1b1 : Y=B ; endcase else Y=4b0 ;

6、endmodule,改成 Y=4bz; ?,思考： 8位4选1的描述？,4. 分析 74LS153的逻辑功能，建立Veriloh HDL模型,74LS153功能表,逻辑图见教材P138,输入数据1,输入数据2,输出数据（/ E0有效）,输出数据（/ E1有效）,共用选择输入,使能控制/ E0,使能控制/ E1,74LS153逻辑符号,功能：具有共用选择输入端的双4选1,74LS153的Verilog HDL描述,module my153(x2, x1, n_e0, n_e1, a, b, y0, y1) ; input x2, x1, n_e0, n_e1 ; input 3:0 a,b; o

7、utput y0, y1; reg y0, y1; always (x2 or x1 or n_e0 or n_e1 or a or b) begin if (! n_e0) case (x2,x1) 2b00 : y0=a0; 2b01 : y0=a1; 2b10 : y0=a2; 2b11 : y0=a3; endcase else yo=1b0;,后续,续前,if (n_e1=0) case (x2,x1) 2b00 : y1=b0; 2b01 : y1=b1; 2b10 : y1=b2; 2b11 : y1=b3; endcase else y1=1b0; end endmodule,

8、二. MSI 多路选择器的级联,分析图示电路的逻辑功能,低位变量共享。,高位变量A3 0: 使能1片 1：使能2片,逻辑功能： 16选1,A3=0时， 8选1,A3=1时， 8选1,分析图示电路的逻辑功能,32选1,思考： Verilog HDL描述？,三. 多路选择器的应用,多 路 选 择 器,8位,寄存器A,寄存器B,寄存器C,寄存器D,8位,1. 数据选择传送,指令,译码,00: AALU 01: BALU 10: CALU 11: DALU,ALU,2. 多路选择器与多路分配器联用，实现多通道数据分时传送。,8 路分时传送,8 路分时传送Verilog HDL模型,module tim

9、e_tran (en, sel, D, F) ; input en ; input 2:0 sel ; input 7:0 D ; output 7:0 F ; reg 7:0 F ; always (en or sel oe D) if (en=1) case (sel) 3b000 : F0=D0; 3b001 : F1=D1; 3b111 : F7=D7; endcase else F=8b0; endmodule,3. 逻辑函数发生器,多路选择器的特点,逻辑函数都可以转换为与或表达式形式,以74LS153为例,Y0的卡诺图,Y1的卡诺图,例1：分析由多路选择器74LS153构成电路的逻

10、辑功能。,变量顺序,使能端有效,实现的逻辑函数,使能端有效,数据端连接,写出Hi和Ji的表达式？,功能：全加器,作真值表,体会： 用多路选择器实现逻辑函数的基本方法,（1）函数的高位变量作为选择控制变量,（2）分析高位变量各种组合情况下，输出与其 它变量的逻辑关系，确定各数据输入端的 连接。 （0，1，原变量、反变量、变量组合）,（3）画出电路图,全减器真值表：,例2：用双4选1多路选择器74LS153实现全减器功能。,确定AiBi作为选择控制变量接X2X1,例3：用一个8-1多路选择器 （ 74LS151）实现下列逻辑函数的功能。,分析：74LS151逻辑符号，输出Y的卡诺图,逻辑函数的特点：四个变量,解：1. 作函数的卡诺图 2. 选函数变量X3、X2、X1作为选择控制变量，接到74LS151 的C,B,A端。作函数的降维卡诺图 3. 与74LS151的卡诺图比较，确定 D0D7。 4. 画电路图,F,X3X2X1,4. 不规则脉冲信号发生器,解： 用变量A B C D为对应脉冲编码，即第一个脉冲对应0000，第二个脉冲对应0001，第十六个脉冲对应1111,转换为F关于A,B,C,D的函数，列真值表。,例：分析波形，用一个8选1实现 F 。,真值表,D,D,D,D,1,1,0,将 A B C作为多路