超大规模集成电路测试

1、,全扫描可测试性实现方法,超大规模集成电路测试,为什么需要扫描测试,集成电路器件的制造面临着许多测试问题。现实情况表明， 集成电路器件的发展趋势是更高的密度、更多的引脚、更 大的晶圆尺寸、更小的特征尺寸、更细的导线、更高的频 率，这就使得集成电路对污染、工艺更加敏感，与此同时， 也包含了出现物理故障的更高概率（由于更多的门与门之 间的互连）。“更高的频率”、“更多的管脚数”和“更高 的复杂性”使得测试平台的价格不断提升，出现了“测试代 价危机（crisis in test cost）”。在某些市场，由于测试而带来 的消费是硅片和封装价格总和的24倍20。面对这样的问题， 最好的解决方案就是提供

2、某种测试访问机制，该机制能够提 高电路内部节点的可控性和可观察性，从而缩短测试时间、 减小测试数据量、降低测试平台复杂性。扫描测试可以有效 的解决这个问题。,可测试性设计的一般思想是构造扫描链，构造扫描链的关键是用可扫描寄存器替换原来的标准寄存器。一般情况下，可以使用的具有扫描功能的寄存器有四种类型，分别是：多路选择器型、专用时钟型、电平敏感型、辅助时钟型。下面就不逐一加以介绍。,可扫描单元类型,如何提高故障覆盖率,提高故障覆盖率的关键就是要提高电路的可控制性和可观察性。 由于种种原因，某些电路的可控制性和可观察性往往不高，不可控制或者不可观察，也就造成某些故障的不可测试。鉴于这样的原因，就需

3、要对电路进行修改，修改电路的同时，要保证逻辑和时序的正确。这里给出一些常见问题的解决办法。,多路选择器型的触发器,是一种主流类型。用带有选择器的触发器（或锁存器）单元替代标准的触发器（锁存器）单元，并将它们串在一起，形成扫描链，然后将ATPG施加到其上，就可以控制和观察电路内部节点处的信号。图4-1给出了采用多路选择器构成的可扫描触发器。图a为常规的D触发器示意图，图b为可扫描D触发器符号，图c为图b相对应的内部电路结构。,专用时钟扫描单元,专用时钟控制的扫描方法是使用一个专用的、边沿触发的 测试时钟来提供串行移位驱动。在功能模式下，系统时钟 是活动的，系统数据被时钟打入单元电路。在测试移位过

4、 程中，测试时钟是活动的，扫描数据被打入该电路单元。 电路符号如图4-2所示。图a为标准的D触发器，图b为专用 时钟控制的可扫描单元。在这种结构中，相当于有两个D输 入端，两个时钟输入端。在这种方式下，需要增加的测试引 脚有：扫描输入、测试时钟、扫描输出（可以和输出功能引 脚共用）。,电平敏感扫描设计,常见的电平敏感扫描（LSSD扫描设计， Level Sensitive Scan design）单元有3种 方式：单锁存器、双锁存器、专用时 钟控制锁存器。,门控时钟问题,如下图4-5所示，当F0、F1中的任何一个为0时，时钟脉冲将被阻止传到F2，因此F2将不能和F0、F1放在同一个扫描链中。解

5、决这个问题的办法如图4-6所示。在正常工作时，ASIC_TEST为低电平，插入的两个或门均打开，和图4-5功能相同。 图4-5 门控时钟问题 图4-6 门控时钟问题解决办法,时钟分频问题,ATE只能控制输入端口的波形，对于如图4-7所示的情况， ATE只能控制CLK，在扫描过程中，对于虚线框中的F0和F1，并不是每一个测试时钟都能够到达F0和F1，因此，在测试过程中，很难预测它们的状态变化。这样就需要改造该电路来实现可测试性。改造后的电路如图4-8所示。图中增加了一个二选一选择器。在正常工作状态，ASIC_TEST为低电平，分频后的时钟信号可以驱动F0和F1，与图4-7的逻辑功能相同。在测试方

6、式下，CLK可以直接作用到F0和F1，因此F0和F1可以被包括到扫描链中。值得指出，选择器的引入可能造成时钟歪斜（clock skew），但是，在频率不高的情况下，可以忽略这个影响。,图4-7时钟分频问题示例,图48时钟分频问题解决方法示例,内部复位问题,该问题是指在电路内部有不可控制的异步复位端，如图4-9所示。从图中可以看出，F2和F3的复位端和F1的Q端相连，因此，在测试向量施加的过程中，F1的状态将影响F2和F3的值，造成扫描链测试数据加载混乱。为了解决这个问题，采用图4-10所示的方法：增加一个多路选择器。在正常工作模式下，该选择器是透明的， 图4-9内部复位问题示例,电路的工作逻辑

7、和图4-9完全相同，也就是说，不会出现功能上的 错误。在测试模式下，ASIC_TEST为高电平，复位时钟可以有效 的施加在所有、的触发器上，使得扫描链可以正常的加载测试向 量，进行扫描测试。,图4-10内部复位问题解决办法1,另外还有一种解决该问题的办法，如图4-11所示。在正常工作模式下，ASIC_TEST为低电平，或门对于Q1而言是直通的，不影响电路的正常功能。在测试模式下，ASIC_TEST为高电平，从而阻碍了Q1对F2和F3的影响，因而它们都可以放在扫描链中。至于是否放在同一个扫描链中，就看设计的需要了。 图411 内部复位问题解决办法2示例 两种方法的比较：在办法1中，内部复位线上的

8、SA1故障是可以测试的，而办法2则不然，因此，办法1比办法2有更高的故障覆盖率。另一方面，由于选择器比或门有更复杂的电路结构，所以采用方法1将会有更大的面积开销。,三态网络的DFT,三态网络需要考虑的可测试性问题有： 1不可检测的故障 这时需要增加DFT逻辑（或者增强ATE的功能），来 获得100%的故障覆盖率； 2在扫描移位过程中出现的总线争用（Contention） 扫描比特流可能导致三态驱动器处于一个未知的状态； 3. 在捕获响应的时候出现的总线争用（Contention） 捕获时钟边缘的状态变化可能使得三态驱动器处于一 个不确定的状态； 三态门的某些故障是可测的（如图4-12中，EN引脚上的 SA0故障）；某些故障能否测试则与ATE的性能有关（主 要看ATE是否具有测试Z状态和X状态