数字逻辑教材第3章下半部分

1、解：分析该原始状态表结构，发现序列检测器原始状态D和E，无论施加什么样输入组合，这两个状态的次态和输出总是相同，所以说可重叠1111序列检测器中原始状态D、E是等效的，它们可以被合并成一个，并用新的符号D来取代，表3.21为简化后状态表，这就是利用观察法直接在原始状态表中寻找等效对。实际上这种方式需要描述的外部输入组合是任意的，而不是寻找有限的几种。由于本例外部输入只有一个，若为n个，则需要考虑2n种输入组合。所以用这种方法来说明两个状态是否等效很难令人信服。这就是为什么只能是简单原始状态图或原始状态表可以使用观察法的理由。用隐含表简化原始状态表一共要用4步来实现。1.作出隐含表：由于等效关系

2、具有自反性、对称性和传递性，所以在这种关系矩阵中将出现aij = aji情况，在作隐含表时只需要画出下三角形，即隐含表是一个正直角三角形网格表示结果。另外因直角边网格数相等，画图时只需要取对角线的下半部，这样隐含表在网格垂直方向，从上往下标注是按状态顺序“缺头”，网格水平方向从左往右标注是按状态顺序“少尾”。例3.19：请画出表3.22的隐含表框架结构示意图。表3.22 例3.19原始状态表 图3.38 例3.19隐含表框架结构示意图2.用顺序比较法寻找等效对：这种方法是利用隐含表框架结构中，按水平方向编号节点与垂直方向编号节点状态进行一一比较。比如先将水平方向编号节点A，与垂直方向编号节点B

3、、C、D、E、F、G进行比较，然后用水平方向编号节点B与水平方向编号节点C、D、E、F、G进行比较，以此类推，直到最后一个水平方向编号F。在这种比较中将出现三种比较情况：1）两个编号节点输出与次态相同，此时表示这两个编号节点等效，在隐含表上对应比较小方框中标注符号“”；2）两个编号节点输出不同，此时表示这两个编号节点不等效，在隐含表上对应比较小方框中标注符号“”；3）两个编号节点输出与次态不能确定，此时表示这两个编号节点是否等效，还取决于其它一些编号节点比较结果，因此在隐含表上对应比较小方框中标注这两个编号节点将进入次态编码“xx”，即表示这两个节点是否等效，还取决于它们将进入次态编码节点的比

4、较结果。例3.20：对原始状态表3.23进行顺序比较。顺序比较要注意：如A与B比较，要分别看输入0和1的情况。在表3.23中，当输入为0时，A，B的次态始终一样，所以A、B能否等效就看输入为1的情况，这样在第一列第一行小方框中不需要填入该比较情况。当输入为1时，A、B分别进入B、C次态，所以A、B状态能否等效将取决于B、C的比较结果，这时在该小方框中填入BC。同理A、C比较在输入0时相同，而输入1时将取决于B、D的比较结果，所以第一列第二行小方框中填入BD。当执行A、C比较时，由于在输入为1时，输出不同，此时不管其它比较情况，则该两个比较状态是不等效的，所以在第一列第三行小方框中填入符号“”。

5、观察B、F比较表3.23 例3.20原始状态表 图3.39 例3.20顺序比较后隐含表示意图发现，输入为1时，它们进入次态相同，输出也相同，所以B、F等效，在第二列第五行上填入符号“”，以此类推得到图3.39表示。3.用关联比较法确定等效对：该步骤是解决在顺序比较中不确定等效对问题。在关联比较中，判断节点状态是否等效就要使用次态交错、次态循环条件来进行裁决。若在关联比较中，发现需要判定的等效对不等效时，则在隐含表中相应小方框中用符号“”将其标注。若需要判定的等效对是等效时，则隐含表中对应小方框不要做任何标记。通过观察图3.40发现，AB是否等效将取决于BC，用符号表示为：ABBC，而BC等效否

6、将取决于CD，因此表示为：ABBCCD，再观察隐含表上CD比较正交小方框是不等效的， 图3.40 例3.20关联比较后隐含表示意图所以根据等效关系的传递性，反推回BC、AB都不等效，因此将隐含表上AB比较正交小方框、CD比较的正交小方框都标注符号“”，如图3.31所示。同理，AC比较是否等效将取决于BD，用符号表示为：ACBD，而BD是不等效的，因此将隐含表上AC比较的正交小方框标注符号“”。观察AE比较情况，因AE是否等效取决于BF，表示为：AEBF，而隐含表上BF比较正交小方框中标记是符号“”，即BF是等效对，所以据等效关系传递性，反推回AE等效，所以隐含表上AE正交小方框不要填入任何标记

7、。观察AF比较，得到表示为：AFBCCD，因CD不等效，反推回BC、AF也不等效，所以在隐含表上的AF正交小方框内标注符号“”。以此类推，可以将隐含表上所有需要进行关联比较的各个正交小方框全部进行正确标注，如图2.62所示。4.确定最大等效类并创建最小化状态表：因为最大等效类将决定时序电路最终成型后所需要的记忆单元个数，在现代设计手段中为VLSI(ULSI) 器件内部资源耗费数。因此通过对原始状态表简化，目的就是减少系统资源损耗。所以在原始状态表简化后，必须找出最大等效类。分析图3.31发现，本例等效对有（AE）、（BF）、（C）、（D）。由于节点C、D 表3.24 例3.20最小化状态表不是

8、任何等效对之子集，为此它们分别构成两个独立最大等效 类。这样本例共有4个最大等效类，即（AE）、（BF）、（C）、（D），分别用新符号A替换最大等效类（AE）；用B 替换 最大等效类（BF）；用C替换最大等效类（C）；用D替换最大等效类（D），最小化状态表如表3.24所示。例3.21：对给定原始状态表3.25进行简化，并作出最小化状态表。 表3.25 例3.21原始状态表 图3.41 例3.21顺序和关联比较后隐含表示意图解：首先根据表3.25作出隐含表框架结构，然后进行顺序比较。观察状态AB比较，发现因状态B在外部输入x为0时，其输出为1，所以状态AB不等效，因此在隐含表对应的正交比较小方框

9、中填入符号“”，同理可标注符号“”到其它不等效正交比较小方框。最后只有AD比较将取决于BE比较结果；BE比较将取决于AD与CF比较结果；CF比较将取决于AD比较结果；GH比较将取决于HC与GB比较结果，顺序比较后隐含表如图3.41所示。第二步对通过顺序比较后不确定等效对进行关联比较。根据观察，状态AD等效否将取决于BE，而BE等效否又将同时取决于AD与CF，而CF等效又取决于AD，从而形成一个次态循环，所以这种等效判定链表示为： 因等效判定链出现循环表示，根据等效判定规则满足AD等效。同样BE等效取决于AD与CF，因AD已判定等效，所以只要判定CF等效否。而CF等效取决于AD，也形成次态循环现

10、象，则BE等效，其等效判定链表示为：BECFADBE。CF关联比较发现CF等效取决于AD，而AD已判定为等效，所以CF等效。GH关联比较发现GH等效同时取决于CH与BG等效否，因此只要这个与条件中任意一个不成立，则结论也不成立，现在因CH和GB都不等效，所以GH不等效，在图3.32中正交比较小方框中填入符号“”。根据关联比较的结果，最后得到最大等效类为：（AD）、（BE）、（CF）、（G）、（H），现表3.26 例3.21原始状态表归类表示 表3.27 例3.21最小化状态表在用5个新的符号分别代替这5个最大等效类，即使用A(AD)；B(BE)；C(CF)；D(G)，E(H)。表3.26为原始

11、状态表进行归类处理后结构，其最小化状态表如表3.27所示。 例3.22：对给定原始状态表3.28进行简化，并作出最小化状态表。表3.28 例3.22原始状态表 图3.42 例3.22顺序和关联比较后隐含表示意图解：首先根据表2.32作出隐含表框架结构，然后进行顺序比较。观察状态AB比较，发现因状态B在外部输入x为10时，其输出为1，所以状态AB不等效，因此在隐含表对应正交比较小方框中填入符号“”，同理可标注符号“”到其它不等效正交比较小方框。AF比较是等效对，所以该正交比较小方框填入符号“”。最后隐含表中还有AD比较将取决于AF与BD比较结果；AG比较将取决于AF与DG比较结果；BC比较将取决

12、于AF比较结果；BE比较将取决于AF与DF比较结果；BH比较将取决于AF与BC比较结果；CE比较将取决于DF比较结果；CH比较将取决于BC比较结果；DF比较将取决于BD比较结果；DG比较将取决于AF与BG比较结果；EH比较将取决于DF与BC比较结果；FG比较将取决于AF与DG比较结果；顺序比较后的隐含表如图3.42所示。第二步进行关联比较。因AD等效将取决于AF与BD，虽然AF等效，但BD不等效，所以反推回AD不等效，在AD正交比较小方框中标记符号“”；AG等效将取决于AF与DG，而DG等效又取决于AF与BG，虽然AF等效，但BG不等效，所以反推回AG不等效，在AG正交比较小方框中标记符号“”

13、；BC等效将取决于AF，因AF等效，所以反推回BC等效，在AG正交比较小方框中不作任何标记；BE等效将取决于AF与DF，而DF等效又取决于BD，因BD不等效，所以反推回BE不等效，在BE正交比较小方框中标记符号“”；BH等效将取决于AF与BC，而BC等效又取决于AF，所以它形成次态循环，因AF等效，反推回BH等效，在BH正交比较小方框中不作任何标记；CE等效将取决于DF，而DF等效又取决于BD，因BD不等效，所以反推回CE不等效，在CE正交比较小方框中标记符号“”；CH等效将取决于BC，而BC等效又取决于AF，所以它形成次态循环，因AF等效，反推回CH等效，在CH正交比较小方框中不作任何标记；

14、DF等效将取决于BD，因BD不等效，所以反推回DF不等效，在DF正交比较小方框中标记符号“”；DG等效将取决于AF与BG，因BG不等效，所以反推回DG不等效，在DG正交比较小方框中标记符号“”；EH等效将取决于DF与BC，因DF不等效，所以反推回EH不等效，在EH正交比较小方框中标记符号“”；FG等效将取决于AF与DG，因DG不等效，所以反推回FG不等效，在FG正交比较小方框中标记符号“”。 通过上述关联比较后得到的等效对有AF、BC、BH、CH、D、E、G，由于BC等效，CH等效，据等效关系传递性得BH等效，则最大等效类是(AF)、(BCH)、(D)、(E)、(G)， 使用新符号替换各最大等

15、效类A(AF)、B(BCH)、C(D)、D(E)、E(G)。 第三步作出最小化状态表。为保证制表正确性，先将原始状态表按最大等效类进行归类，表3.29表示归类后原始状态表，表3.30表示最小化状态表。 表3.29 例3.22原始状态表归类结构 表3.30 例3.22最小化状态表三、状态编码 状态编码：在时序机最小化节点数被确定后，对每个节点需要分配一个用二进制数来表示的唯一ID编码，以便将原来在最小化状态表中用数字、字母或符号表示节点变成二进制表示，即形成二进制状态表。这些二进制码表示，在时序机发生状态转换时，所有节点将从现态过渡到次态对应关系。 状态编码目的：对已经形成最小化时序机确定需要多

16、少记忆单元，同时寻求一种分配方案以获取最终设计的时序电路一定是最简模式，这样可保证时序电路使用电路最少，可靠性最好。但基于VLSI或ULSI环境数字系统设计，主要考虑是器件内部存储单元使用量要少问题，而对组合网络控制逻辑简化已经不是主要追求目标了。 状态编码规则：基于SSI环境的传统设计对这个编码规则有较多要求，但从MSI设计环境开始，历经LSI时代到目前VLSI、ULSI时代，对这些传统编码规则都不去考虑。这是因为随着电子器件集成度增加，器件制造商已经在非定制器件中完成了最简设计，而基于FPGA（CPLD）器件时序电路设计，这些简化都是由VHDL开发平台自动实现，所以设计者就不需要再去重复考

17、虑这类设计问题。一般情况采用按Gray码编码规则分配相邻记忆单元ID码。在后面设计示例中，凡属未特意声明，都是随意分配一组二进制码。 假设某时序机有4个节点，则需要两个记忆单元来描述四个节点编码组合。在状态分配时，随意将A分配00、B分配01、C分配10、D分配11。四、确定激励函数和输出函数状态分配结束后，下面需要作的工作就是根据所分配二进制状态和选定触发器，并写出触发器激励函数和输出函数。这个过程是将记忆部件驱动条件和时序逻辑对外输出反映控制函数写出来，然后设计者将根据这些函数对时序逻辑进行电路描述。由于激励条件是解决记忆单元发生转换时对输入条件的要求，因此把激励条件引入到触发器中，就是需

18、要研究触发器4个转换过程，即00；01；10；11输入要求。为简化激励条件获取过程，下面提出一种基于图算法的设计方法，即状态转移图。 描述一个时序系统可以使用一组图。因为这些图描述了时序电路中，在指定现态下，各种触发器转移方式。在组合逻辑设计中，将组合函数中描述的“真”、“假”和“无关项”，分别将冠以 0、1和d符号表示置于卡诺图中，因此这种卡诺图就是一种充分描述工具。而在时序系统中，仅这三个值是不够的。因为时序机中记忆单元都具有两个稳定的目前状态，而且每个目前状态在受时钟触发后，将转移到两个可能存在状态中的任意一个，因此就产生了四种转移方法。正是这种转移关系，扩展了用卡诺图来描述时序机状态转

19、移过程。触发器从一个时钟周期到下一个时钟周期状态改变，可用符号表示如下四种情况。1.触发器起始状态处于复位状态 (0状态)，经过时钟触发后，仍保持在0状态，那么这种转移是静态的，可以用0表示，它表明触发器现态与次态都是“复位”状态，即00，用符号0表示。 2.触发器从0状态改变成1状态 (置位状态)，这种转移是动态的，它表明触发器从现态将进入次态是“置位”状态，即01，用符号S表示。 需要注意的是：静态转移方式不要求给触发器任何控制激励，而动态转移方式则要求给触发器控制激励来改变状态。3.触发器从1状态改变成0状态 (复位状态)，这种转移是动态的，它表明触发器从现态将进入次态是“复位”状态，即

20、10，用符号R表示。 4.触发器从1状态改变成1状态，这种转移是静态的，它表明触发器从现态将进入次态仍保持在1状态上，即11，用符号1表示。 有了上述四种表示后，需要对触发器激励函数描述增加一些描述规范，这里引入数理逻辑中两个描述符：数理逻辑中全称量词描述符“”，它表示“所有的”，“每一个”等；数理逻辑中存在量词描述符“”，它表示“存在着一些”等。由于在数字系统使用的触发器就是RS、D、JK和T型4种，所以在状态转移图中只针对这四种触发器进行描述，各个触发器状态转移图函数化简描述如下：1.SR触发器： S = S + d（1，d）；R = R + d（0，d）。 在简化函数等式中，符号“S”和

21、“R”表示所有S和R，d表示卡诺图中所出现的真正无关项。而d1表示“1”“1”；d0表示“0”“0”；即保持条件。该函数简化描述为，在对S端控制函数简化时，卡诺图上所有S方块必须包含，而1或d 方块可以在简化过程作为无关项来协助化简。对R端控制函数简化时，卡诺图上所有R方块必须包含，而0或d方块可以在化简过程作为无关项来协助化简，一种简单记忆方法为： SR触发器简化S端时：卡诺图上画圈不能包含“0”、“R”两类小方块（S方块必须包含完）。 SR触发器简化R端时：卡诺图上画圈不能包含“1”、“S”两类小方块（R方块必须包含完）。2.JK触发器： J = S + d（R，1，d）；K = R +

22、d（S，0，d）。 在JK触发器所构成的时序电路中，当对J 端进行控制函数简化时，卡诺图上所有S方块必须包含，而R、1或d方块可以在化简过程作为无关项来协助化简。K端进行控制函数简化时，在卡诺图上所有R方块必须包含，而S、0或d的方块可以在化简过程作为无关项来协助化简，一种简单记忆方法为：JK触发器简化J端时：卡诺图上画圈不能包含“0”类小方块（S方块必须包含完）。JK触发器简化K端时：卡诺图上画圈不能包含“1”类小方块（R方块必须包含完）。3. T触发器： T = S，R + d d。 T端进行控制函数简化时，在卡诺图上所有S、R方块必须包含，而真正无关项d方块可以在化简过程作为无关项来协助

23、化简，简单记忆为： T触发器简化T端时：卡诺图上画圈不包含“0”、“1”类小方块（S、R方块必须包含完）。4.D触发器： D = S，1 + d d。 D端进行控制函数简化时，在卡诺图上所有S、1方块必须包含，而真正无关项d方块可以在化简过程作为无关项来协助化简，简单记忆为： D触发器简化D端时：卡诺图上画圈不包括“0”、“R”类小方块（S、1方块必须包含完）。例3.23：分别用SR、JK、D、T触发器作为记忆元件，完成表3.31所示最小化状态表的控制函数。解：表3.31已是一个最小化状态表，并且它的每个节点状态也被分配好唯一 ID 码。所以这些编码正好描述了在不同外部输入下，触发器从某个现态

24、到某个次态的转换过程，因此设计者就可以根据这个最小化状态表来填转移图。作转移图时首先需要确定转移图个数，这个工作可 表3.31 例3.23最小化状态表直接从最小化状态表中看出。如本例最小化状态表有四 个节点表示，即00、01、11、10，所以实现时只用2个触发器，且每个触发器的状态转换将依据自身控制函数，所以需要画2个控制函数转移图和一个输出函数转移图，即3个转移图。图3.43是根据表3.31和转移图的五个符号标记0、1、S、R、d，所作的例3.23全部转移图。图3.43 例3.23转移图利用转移图书写的四种触发器控制函数如下：1. 图3.44为书写SR触发器控制函数转移图： (a)y1触发器

25、 (b) y0触发器 (c)外部输出 图3.44 SR触发器控制函数转移图SR触发器状态转移图控制函数计算规则为：S=S+d(1，d)；R=R+d(0，d)。S1 = y0 + y0；R0 = y0。 S0 = y1 + y0；R0 = y0。 Z = xy1y0。2. 图3.45为书写JK触发器控制函数转移图：(a) y1触发器 (b) y0触发器 (c)外部输出 图3.45 SR触发器控制函数转移图JK触发器状态转移图控制函数计算规则为：J=S+d(R，1，d)；K=R+d(S，0，d)。J1 = x；K1 = y0。 J0 = y1 + y0；K0 = 1。 Z = xy1y0。3. 图

26、3.46为书写T触发器控制函数转移图：(a) y1触发器 (b) y0触发器 (c)外部输出 图3.46 T触发器控制函数转移图T触发器状态转移图控制函数计算规则为：T = S，R + d d。T1 = x + y0； T0 = y1 + y0； Z = xy1y0。4. 图3.47为书写D触发器控制函数转移图：(a) y1触发器 (b) y0触发器 (c)外部输出 图3.47 D触发器控制函数转移图D触发器状态转移图控制函数计算规则为：D = S，1 + d d。D1 = x +y1 ； D0 = y1 ； Z = xy1y0。通过上述示例分析可看出，在转移图中写不同触发器控制函数时，只需要

27、画出与触发器数量一样多的卡诺图(本例是2个触发器，则只要画两个)，而所有控制函数都直接在这些卡诺图上进行化简，在画图过程中，为化简过程清晰，对每种触发器都独立画了一组卡诺图来描述，而实际上为加快设计进度，可对所以触发器只要画一组图就可以了。下面通过一个完整设计示例过程来看如何实现基于SSI模式时序机设计。例3.24：设计一个可重叠101序列检测器。1.画时序电路原始状态图：序列检测是对输入信号序列进行规范检查，所以时序逻辑电路一般只有一个外部输入，输出根据设计需求确定，大多情况也是一个。画图时从初始点A开始，并根据外部输入激励来确定路径走向，参见图3.48。图3.48 例3.24原始状态图 表

28、3.32 例3.24原始状态表 图3.49 例3.24隐含表2.作出原始状态表和隐含表并简化：首先根据原始状态图作出原始状态表，本例原始状态表参见表3.32，隐含表参见图3.49。3.利用隐含表对原始状态表进行顺序比较，比较结果参见图3.49。 4.在顺序比较结果中还有未确定比较状态AB、AD，因此要进行关联比较。由于AB是否等效将取决于AC比较结果，观察AC正交比较小方框内是非等效标志“”，所以反推回AB不等效，同理推出AD不等效，对AC正交比较小方框和AD正交比较小方框标记“/”参见图3.50，最后得到等效比较对A，BD，C。将该三个等效对两两互求交集都为空，所以这三个等效对也是三个最大等

29、效类，用符号A替换A；B替换BD；C替换C，所以可以得到最小化状态表3.33。 图3.41 关联比较后的隐含表 表3.33 最小化状态表 表3.34 状态分配后最小化状态表5.状态分配：将A = 00，B = 10，C = 11进行ID分配，并填入表3.33中得表3.34。6.作状态转移图：本例有4个状态，所以要实现该时序逻辑电路就需要2个触发器，因此书写触发器控制函数需要画出3个转移图，两个是触发器y1和y0的，一个是输出，转移图参见图3.51。 (a) y0 (b) y1 (c) Z 图3.51 例3.24的状态转移图7.写控制函数：根据图3.51可以写出四种触发器的任意一种控制函数，为简

30、单和常用起见，本例采用D型触发器作为时序逻辑电路的记忆单元。根据D型触发器状态转移图控制函数计算规则为D = S，1 + d d，所以对控制函数书写时只要将转移图中的S和1包含完即可。这样得到其控制函数8.画出电路图：图3.52 可重叠101序列检测器电路图3.3.4 异步数字系统分析与设计 脉冲异步时序逻辑 异步时序逻辑分类 电平异步时序逻辑 1.异步时序逻辑模型同步时序逻辑重要特征是，在时序逻辑网络中，有一个统一时钟脉冲CP，只有在时钟信号有效时，时序逻辑网络状态才能发生改变，并且改变后的状态将一直保持到下一个时钟信号产生。注意：在时钟信号无效期内，无论外部输入发生什么样变化，同步时序逻辑

31、网络将维持原始状态不变。 比如目前广泛使用的分布式数字系统（无线或有线结构模式），系统中各个处理单元节点之间交换信息，将取决于发动交换消息节点，这些交换消息对任何节点来讲都是一些外部输入信号。由于分布式数字系统中各个节点大多处于异构式模型，所以要在这种系统中使用同步时序逻辑方式，那么系统中由谁产生系统CP目前还是一个研究难点，另外这个系统CP如何为其它节点公认和实现远程时间统一协调，即全局系统CP确认和远程节点精确定时也有待于研究。而采用异步方式后，可以较好地规避同步技术的这类难点。在异步时序逻辑中，由于外部输入信号可以出现两种不同持续时间情况，所以为了区分不同持续时间外部输入信号，人们将这种

32、时序逻辑分成了脉冲型和电平型两种。实际上一种简单的理解，就是脉冲型外部输入信号持续时间是很短暂的，而电平型外部输入信号持续时间相对较长。为了将这两种不同外部变化都能实现记忆，所以数字系统逻辑结构也采用了不同处理方法。图3.53为这两种结构模型示意。(a) 脉冲型异步时序逻辑 (b) 电平型异步时序逻辑 图3.53异步时序逻辑示意图通过图3.53可以看出，对于短暂变化的外部输入，在异步时序机中，仍然采用了触发器来作为系统的记忆部件，但由于这种结构是属于异构型模式，所以这些触发器的记忆启动过程将由外部输入来确定。 如总线侦听技术中各个处理节点，都是动态在线侦听传输链路上的消息流动，这些ID序号就形

33、成异步时序逻辑外部输入信号。所以ID编码持续时间较长时，就属于电平型外部输入，若持续时间较短时，就属于脉冲型外部输入，因此异步时序逻辑究竟是采用电平型还是脉冲型，这取决于数字系统传输网络直径（即传输时延和传输路径）。当异步时序逻辑采用电平型外部输入模式时，那么时序网络中间记忆部件就可以放弃使用触发器，而将时序自身时延转化成状态存储功能。这个概念对初学者来说是很难接受的，即网络时延根本就是一个不可见的事物，如何能将它作为系统记忆部件。这种思想实际上是利用信号传输时延时差值来表现状态记忆功能。由于外部输入持续时间相对较长，所以对高速数字系统来讲，在这样一个长时间持续过程中，数字信息将得到充分计算，

34、而这些计算结果也已经被多次修改和变更，所以只要在一个较长时间维持外部输入不变，数字系统完全可以将它们的持续时间作为一个临时暂存数据记忆部件。若真正需要一个长期稳定不变消息，只要不改变输入信号就可以了。 比如动态存储器。在存储器制作技术中，若采用静态存储器方式（即一个存储单元将需要使用一个触发器），则存储系统造价将比较高，因为每个存储单元至少需要6个三极管构成。另外因电路结构复杂将引起存储系统发热，结果导致存储系统集成度受到影响，这样就不容易创建大容量存储空间。若采用动态存储结构，那么每个存储单元只需要2个三极管来构成，其数据信息保存是利用三极管对地寄生电容的电荷积累。因寄生电容会产生漏电流，所

35、以在一段时间后，必须对这些记录1信息的寄生电容进行一次充电，在计算技术中被称为“刷新”（flush），它等效于数字系统中维持外部输入不改变。 另外匹可网（Pico_net）中使用的动态邮箱结构。因为这种网络中各节点经常需要进行消息互换，若真正作成一个静态邮箱，则系统必须基于中心管理机制（星型网络）。若中心机制损坏，势必引起全系统崩溃，所以实际应用场合希望能克服这种缺点，全对等互连模式就是一种首选。在全对等互连模式机制下，消息交换就是利用信息在传输路径上衰减时间作为信息保留时间，当需要信息持续时间较长，则采用多次重复发送相同信息，对接收消息部件来说就是维持外部输入不变。2.脉冲异步时序逻辑特征在

36、同步时序逻辑中，时序逻辑网络状态转换是通过时钟信号来发生，而异步时序逻辑中没有统一时钟脉冲来完成同步作用，因此异步时序逻辑状态改变和输出变化是由输入脉冲直接引起的，由于这是异步时序逻辑特征，所以异步时序逻辑必须有如下特殊规定：1)在两根或多根输入线上不允许同时有输入脉冲。 2)对具有n根输入线的异步时序逻辑，它只能有n+1种输入状态。因为n根输入线不允许同时具有输入脉冲，即n根线上各出现一次具有输入脉冲的输入状态有n种，还有一种是n根输入线上都没有输入脉冲，所以共有n+1种输入状态。当处于这种输入状态时，异步时序机维持原态，即异步时序机没有任何状态的改变。 3)由于不允许在n根输入线上同时具有

37、输入脉冲，因此在两个输入脉冲之间的时间间隔要求是，在上一个脉冲引起的整个时序逻辑状态转换已经达到稳定。所以在异步时序逻辑状态转换还没稳定时，不允许有输入信号发生变化。将脉冲异步时序逻辑与同步时序逻辑相比较，它们之间的差异点就是时钟脉冲信号问题，为此同步时序逻辑中分析方法也适合于脉冲异步时序逻辑分析。3.脉冲异步时序逻辑电路分析由于脉冲型异步时序逻辑仍采用触发器做为记忆单元，所以分析也类似于同步时序逻辑模型，分析过程一般由下面四步构成：1)根据已知时序逻辑电路写出组合网络控制函数和输出函数；2)列出异步时序逻辑电路状态转移表；3)根据状态转移表制画状态图（含状态表）；4)根据状态图或时序图描述异

38、步时序逻辑电路功能。 例3.25：分析如图3.54所示电路图逻辑功能。首先分析电路结构。因为本电路没有同步时序逻辑系统时钟信号CP，而且系统CP也是通过外部输入信号x和二次输入信号y2所控制。另外时序逻辑电路是利用了两个D型触发器作为电路记忆单元，所以时序逻辑电路是一个典型脉冲型异步时序逻辑电路。y2 y1 x CP2 D2 CP1 D1 Z y2y1现态 输入 组合网络激励和输出 次态 0 0 1 1 1 0 1 0 1 00 1 1 1 0 0 0 0 0 11 0 1 1 1 1 1 0 1 11 1 1 1 0 1 0 1 0 0 图3.54 例3.25时序电路图 表3.35 例3.2

39、5状态转移表1)列出组合网络全部输出函数和控制函数：D1 = ；D2 = ；Z = xy1y2；CP1 = xy2； CP2 = x。2)列出组合网络状态转移表：异步时序逻辑电路状态转移表被分成了4列结构，其中第一列是电路中的触发器现态组合，按2n全部列出。第二列为外部输入信号，多个外部输入只能分别取1，不能同时出现两个以上信号为1的情况。第三列为时序电路中组合网络激励函数和输出函数。第四列为时序逻辑电路按激励条件所要进入的次态。根据控制函数和制表规定，表3.35为例3.25状态转移表。制表时要注意，异步时序逻辑电路规定，在外部输入x为0时，触发器的CP端被视为输入低电平，即时序逻辑电路没有时

40、钟脉冲，电路状态将维持原态不变。所以在制作状态真值表时只需要找出外部输入x为1的变化情况。组合网络激励和输出一栏值的填入，是根据现态和外部输入x值代入到各个激励函数中计算出来的结果。次态一栏值的填入是根据CP2、D2、CP1、D1 激励值，并按D型触发器规定，在CP有效且D端为1，则次态为1，在CP有效且D端为0，则次态为0而填出。3)作状态表和状态图：异步时序逻辑状态表比较简单，这是因为制表中不需要考虑外部输入为0和两个以上输入信号并存组合情况。作为例3.25来讲，外部输入只有一个x，所以状态表只有两列，参见表3.36 例3.25状态表 图355 例3.25状态图表3.36，图3.55是据状

41、态表所作状态图。图3.55中的挂起状态表示当时序逻辑电路开机时，一旦电路处于01状态，时序逻辑电路将进入一个死循环链，无论外部输入如何变化，都不会激励时序逻辑电路退出循环链。这里再次表明，通过分析可以发现数字系统可能存在的某些设计瑕疵。4)画出时序逻辑电路时间图或直接通过状态图描述其功能：图3.56为该时序逻辑电路时间图。假设时序电路初态为00状态，即两个触发器都为0状态。图3.56 111序列检测器时序图 初态时，当x有脉冲输入时，CP2就是外部输入信号x，所以CP2也有脉冲信号。另外因y2触发器D端信号是y1的0端信号，因初态时y1为0，y1的0端就是高电平，这个信号连接到D1，等效于D1

42、端被预置好准备输入1。这样在第一个外部输入x发生变化时，y1触发器将进入1状态。因CP1控制函数是xy2，此时y2为0，所以导致CP1无脉冲信号，则y1触发器维持原状态不变，即仍为0。所以次态进入10，但输出Z=0。 在y2y1 =10状态时，外部输入x再度发生变化。因y1 = 0时，y1 = 1，此时D2 = D1 =1，所以次态进入11，因Z = xy1y2，所以无输出。在y2y1 =11状态时，外部输入x又有变化。因y1 = 1时，y1 = 0，此时D2 = D1 =0，所以次态进入00，又因为在y2y1为1期间，且x有输入脉冲时，而输出Z只与这三个状态相关联，这样在此信号持续稳定期间，

43、在输出Z上也出现一个宽度与输入信号x一样的脉冲信号。 从时序图中可以看出，当外部输入出现连续三个1时候，时序逻辑电路也产生一次输出，所以该电路是一个111序列检测器。例3.26：分析图3.57所示异步时序逻辑电路。图3.57 例3.26异步时序逻辑示意图 表3.37 例3.26状态转移表 1)列出组合网络全部输出函数和控制函数： S1 = = x2 + y1 + ；R1 = ； S2 = ；R2 = ；Z = y2 。2)列出组合网络状态转移表：在制作本例状态转移表时需要注意的是：(1)本例只有三个外部输入端，每次只允许一个输入有信号，因此当x1 = x2 = x3 = 0时，导致S1 = R

44、1 = S2 = R2 =1，时序逻辑电路将维持原态不变，所以在制表3.37时外部输入中没有全0和两个以上1这类组合出现。(2)异步脉冲型时序逻辑不允许有两个以上外部输入同时出现，所以表3.37不能将外部输入以组合形式出现，只能是每次只有一个外部输入有信号。(3)输出函数Z非常简单，为制表简单起见，在控制和输出函数列中没有列出输出结果对应情况，而是直接用函数表示出来。若输出函数比较复杂时，那么在状态表中一定要把输出对应情况也列入在控制和输出函数一栏中，目的是保证计算输出函数正确性，作为有经验的设计人员这步可以省略。控制和输出函数每行对应值，通过控制函数和输出函数表达式直接计算出结果后再填入对应

45、位置。如现态为00，且输入为010，根据控制函数S1 = + y1 + = 0 + 0 + 1 = 1；R1 = = 1；S2 = = 1； R2 = = 1；所以表3.37中现态y2y1为00时，在第二行S2、R2、S1、R1对应位置上填入1；因这些激励变量为1时，两个RS触发器将保持原态不变，所以在次态列中仍填入00，其它各行值都按这种计算规律填入，在此不在赘述。实际上从状态转移表已经可以直接画出状态图，但为画图简单和直观起见，分析时再将这个全表用一个简表形式表现出来，即表3.38。表中明确表示出当现态为00时，在x3有输入信号时，次态将保持原态不变；在x2有输入信号时，次态也将保持原态不

46、变；在x1有输入信号时，次态将进入10状态，其余类推。表3.38 例3.26原始状态转移表简表形式 图3.58 例3.26状态图3)根据简表画出图3.58状态图。4)根据状态图说明时序逻辑电路功能：分析输入和输出之间的关系可以看出，从初态00出发，只要输入为001、010、100这种序列时，将产生一次输出，所以这个异步时序逻辑电路是专门用来检测输入变化序列，它也属于序列检测器类型。这种时序逻辑常用于并行处理技术中任务分配监管机制，即系统监管机制按照一个特定序列，不断地将等时任务依次分配给各个处理单元，以达到多任务并发执行，其中001、010、100就是处理单元ID。4.脉冲异步时序逻辑电路设计

47、脉冲异步时序逻辑与同步时序逻辑设计步骤基本一样，但异步时序逻辑具有它自身的一些特殊性，所以需要在设计过程中作如下一些考虑。 1)在脉冲异步时序逻辑中，它没有统一时钟信号作为逻辑网络中所有触发器同步操作，所以设计中各个触发器CP端一定是受控的。 2)为利于简化设计，在现态和次态相同情况下，可以将触发器CP激励条件认为是0，且触发器输入端为无关项d。例3.27：在双核处理器6LEA信号处理系统中，处理任务被分解成信号还原与分解、传输通路安全检测和信号加密三个任务。其中P1处理器完成信号还原与分解，P2处理器实施传输通路安全检测和加密，请为该信号处理系统设计一个监管器。 设计分析：设计时用x1表示信

48、号还原和分解任务，该任务执行激励条件来自于传输通道；并将传输通道安全检测与加密的x2分解成两个x2，这样监管器就转化成x1 x2 x2序列检测器设计，因此设计中应注意：1)考虑到处理器异构性，该设计采用脉冲型异步时序逻辑。因为任务被分成两类，可认为是两个不同输入x1和x2申请，所以时序逻辑电路应该具备两根输入线，一根作为x1任务申请使用，另一根作为x2任务申请使用。 2)监管器一旦收到传输通道激励x1，就产生一个输出启动P1处理单元，在P1处理结束后，产生一次x2申请。监管器得到该激励后，启动P2处理单元，在安全检测结束后再次产生一次x2申请。 3)它识别x1 x2 x2序列后，时序逻辑电路将

49、产生一个输出，用来释放传输通道，所以它必须具有两根输出线，一根用来激励P1处理器，一根用来激励P2处理器。 4)释放信号是在序列完毕后出现，释放信号与序列第二次激励信号x2重合。 脉冲异步时序逻辑电路设计需要7个步骤来实现。1)作原始状态图和状态表这个设计要求给出条件是三个，其中一个是x1两个是x2，所以作状态图时，当电路收到x1输入时，进入状态A，并产生一次输出。在收到第一个x2输入时，进入状态B，在收到第二个x2输入时，进入状态C。此时已经满足输入条件，再产生一次输出。在一个序列检测结束后，若输入信号x1再次发生，整个检测过程将又重新开始。 注意：在状态B和C时，若输入信号不是在x2上，而

50、是在x1上产生，这种情况已经违背序列检测要求，此时检测装置将返回A态，图3.59为状态图，表3.39为状态表。图3.59 例3.27状态图 表3.39 例3.27状态表2)状态化简由于该状态图和状态表已经是最小化表示，所以在设计过程中就不再简化。 3)状态分配A 00；B 01；C 10，将分配的二进制编码填入表3.39中，得到新状态表3.40。4)选择触发器并确定控制函数与输出函数由于电路有三个状态，所以需要两个触发器来 表3.40 状态分配后的状态表覆盖这三个状态，而两个触发器将有四个状态，因此有一个状态是多余的，这样对多余部分要用无关项d 表示。 为设计简单起见，选用D型触发器。控制函数

51、卡诺图画图过程中注意事项如下： (1)由于输入是两个信号，所以它们共有00、01、10、11四种组合，其中11为不发生条件，所以在卡诺图输入为11这列四个小方块内全部填无关项d；(2)因设计示例只有三个状态，在状态分配中没有分配编码为11的ID行，所以在卡诺图中现态为11这行四个小方块内也全部填无关项d；(3)当出现00或11的变化时，此时触发器状态并没有发生改变，可以等同于看作是没有时钟信号CP，所以在CPi对应方块内填0，而在Di对应方块内填无关项d；(4)输出单列，独立画一个卡诺图。需要画出的卡诺图参见图3.60。 CP2 D2 CP1 D1 Z图3.60 例3.27激励函数卡诺图(5)写控制函数CP2 = x2y1 + x1y2；D2 = x2；CP1 = x2 + x1y1 ；D1 = ；Z = x2 + x1 。(6)画逻辑电路图3.61。(7)讨论由于本例无关项不会对设计结果有任何影响，所以讨论工作可以不进行。这里再次提出需要注意的是，在脉冲异步时序逻辑设计构造控制函数卡诺图中，当现态与次态一致时，设计中可以将这种情况看成是触发器CP端没有任何激励信号，所以触发器数