第3章 内部存储器(20110422)(1).ppt

1、第三章 内部存储器,2020年7月22日星期三,2,目录,3.1 存储器概述（理解） 3.2 SRAM存储器（理解） 3.3 DRAM存储器（掌握） 3.4 只读存储器和闪速存储器（了解） 3.5 并行存储器（理解） 3.6 Cache存储器（掌握）,2020年7月22日星期三,3,3.1 存储器概述,3.1.1 存储器分类 3.1.2 存储器的分级结构 3.1.3 存储器的技术指标,2020年7月22日星期三,4,3.1.1 存储器分类,按存储介质分 按存取方式分 按存储内容可变性分 按信息易失性分 按在计算机系统中的作用分,2020年7月22日星期三,5,3.1.1 存储器分类（1/3）,

2、按存储介质分 半导体存储器：用半导体器件(MOS管)组成的存储器； 磁表面存储器：用磁性材料(磁化作用)做成的存储器； 光盘存储器：用光介质(光学性质)构成的存储器； 按存取方式分 随机存储器：存取时间和存储单元的物理位置无关； 顺序存储器：存取时间和存储单元的物理位置有关； 半顺序存储器：存取时间部分地依赖于存储单元的物理位置；,系统主存、Cache,软盘硬盘磁带,光盘,半导体存储器,磁带,磁盘存储器,2020年7月22日星期三,6,3.1.1 存储器分类（2/3）,按存储内容可变性分 只读存储器(ROM) 只能读出而不能写入的半导体存储器； 随机读写存储器(RAM)： 既能读出又能写入的半

3、导体存储器； 按信息易失性分 易失性存储器 断电后信息即消失的存储器； 非易失性存储器 断电后仍能保存信息的存储器；,半导体存储器,半导体存储器,磁盘光盘,2020年7月22日星期三,7,半导体存储器的分类:,按制造工艺分类 双极型：速度快、集成度低、功耗大 MOS型：速度慢、集成度高、功耗低 按使用属性分类 随机存取存储器RAM：可读可写、断电丢失 只读存储器ROM：正常只读、断电不丢失,2020年7月22日星期三,8,3.1.1 存储器分类（3/3）,按在计算机系统中的作用分 主存储器 能够被CPU直接访问，速度较快，用于保存系统当前运行所需的所有程序和数据； 辅助存储器 不能被CPU直接

4、访问，速度较慢，用于保存系统中所有的程序和数据； 高速缓冲存储器（Cache） 能够被CPU直接访问，速度快，用于保存系统当前运行中频繁使用的程序和数据； 控制存储器 CPU内部的存储单元。,半导体存储器,磁盘、光盘存储器,半导体存储器,半导体存储器,2020年7月22日星期三,9,3.1.2 存储器的分级结构,动画演示： 存储器的分级结构.swf,2020年7月22日星期三,10,CPU,缓存,主存,辅存,缓存主存层次,主存辅存层次,3.1.2 存储器的分级结构（1/2）,系统对存储器的要求：大容量、高速度、低成本 三级存储系统结构,1、加上cache的目的为提高速度,2、内存包括cache

5、和主存,1、降低了成本，扩大了容量,2、虚存系统包括主存和辅存,在CPU看来，容量相当于辅存容量，速度相当于CACHE速度。,分层技术使得存储的速度接近于上层，而价格、容量接近于下层。,2020年7月22日星期三,11,CPU访问存储器,CPU,一级M 1,二级M 2,注意： 1.M为Memery 存储器的意思。 2.CPU首先访问速度快的M1，如果信息不在M1内，则从速度慢的M2内把数据调用到M1内，然后 CPU再访问速度快的M1。 3.任何时候，CPU都只直接与速度快的存储器打交道。,2020年7月22日星期三,12,3.1.2 存储器的分级结构（2/2）,存储器分级结构中应解决的问题：

6、当需从辅存中寻找指定内容调入主存时，如何准确定位？ 依靠相应的辅助软硬件，例如：虚拟内存技术。 当CPU访问cache，而待访问内容不在cache中时，应如何处理？ 从主存向cache中调入相应内容， cache 中的内容是主存中的copy。 以上过程均由操作系统管理。,2020年7月22日星期三,13,3.1.3 主存储器的主要技术指标,存储容量 存取时间(访问时间) 存取周期 存储器带宽,2020年7月22日星期三,14,3.1.3 主存储器的技术指标存储容量,存储容量：指存储器能存放二进制代码的总数。 存储容量=存储单元个数存储字长 用ab表示 如8K8表示存储器的容量是由：81024个

7、单元，每个单元8位来构成的。即 该存储器的容量为：8KB 存储容量=存储单元个数存储字长/8 单位为B（字节） 要求：已知存储容量，能计算出该存储器的地址线和数据线的根数。 例如 某机器存储容量为 2K16，则该系统所需的地址线为 根， 数据线位数为 根。,11,16,存储单元中二进制代码的位数,存储字一个二进制数由若干位组成，当这个二进制数作为 一个整体存入或取出时这个二进制数称为存储字。,2020年7月22日星期三,15,3.1.3 主存储器的技术指标存储速度,存取时间(访问时间) 从启动一次访问操作到完成该操作为止所经历的时间； 例如从接收读/写命令到信息从存储器读出/写入所需的时间 以

8、ns为单位，存取时间又分读出时间、写入时间两种。 1秒=1,000,000,000 纳秒(ns) 存取周期 存储器连续启动两次独立的访问操作所需的最小间隔时间。 或存储器进行一次完整的读写操作所需要的全部时间，称为存取周期。 以ns为单位，存取周期=存取时间+复原时间。 存储器带宽 每秒从存储器进出信息的最大数量； 单位为位/秒或者字节/秒。,2020年7月22日星期三,16,求存储器带宽的例子,设某存储系统的存取周期为500ns，每个存取周期可访问16位，则该存储器的带宽是多少？ 存储带宽= 每周期的信息量 / 周期时长 = 16位/(500 10-9)秒 = 3.2 107 位/秒 = 3

9、2 106 位/秒 = 32M位/秒,2020年7月22日星期三,17,主存储器的其他性能指标,存储器的价格：用每位的价格来衡量。 设存储器容量为S，总价格为C，则位价为C/S(分/位)。 它不仅包含了存储元件的价格，还包括为该存储器操作服务的外围电路的价格。 可靠性：指存储器正常工作（正确存取）的性能。 功耗：存储器工作的耗电量。 存储容量、速度和价格的关系： 速度快的存储器往往价格较高，容量也较小。 容量、速度和价格三个指标是相互制约的。,2020年7月22日星期三,18,存储器的层次结构,2020年7月22日星期三,19,3.2 SRAM存储器,3.2.0 主存储器的构成 3.2.1 基

10、本的静态存储元阵列 3.2.2 基本的SRAM逻辑结构 3.2.3 读/写周期波形图,2020年7月22日星期三,20,3.2.0 主存储器的构成,静态RAM（SRAM） 由MOS电路构成的双稳触发器保存二进制信息； 优点：访问速度快，只要不掉电可以永久保存信息； 缺点：集成度低，功耗大，价格高； 动态RAM（DRAM） 由MOS电路中的栅极电容保存二进制信息； 优点：集成度高，功耗约为SRAM的1/6，价格低； 缺点：访问速度慢，电容的放电作用会使信息丢失，要长期保存数据必须定期刷新存储单元； 主要种类有：SDRAM、DDR SDRAM,主要用于构成Cache,主要用于构成系统主存,2020

11、年7月22日星期三,21,主存和CPU的联系,2020年7月22日星期三,22,基本存储元 6个MOS管形成一位存储元； 644位的SRAM结构图 存储体排列成存储元阵列，不一定以存储单元形式组织； SRAM芯片封装后，都有3种信号线与外部打交道 地址线：2n个单元，对应有n根地址线； 地址信号经过译码电路，产生每个单元的字线选通信号； 数据线：每个单元m位，对应有m根数据线； 控制线：读写控制信号 =1，为读操作； =0，为写操作；,3.2.1 基本的静态存储元阵列,2020年7月22日星期三,23,图3.2 基本的静态存储元阵列,同时修改书上P68页 图3.2 的选择线64的标号改为63,

12、644位,2020年7月22日星期三,24,3.2.2 基本SRAM存储器逻辑结构,2020年7月22日星期三,25,SRAM存储器的组成,存储体 存储单元的集合，按位将各存储元组织成一个存储矩阵； 存储矩阵MM 是存储器的核心 地址译码器 将CPU发出的地址信息转换成存储元选通信号的电路。 译码驱动器 用于增强译码输出选择线的驱动能力。 I/O控制电路 一般包括读写电路和放大电路。,地址译码电路：根据输入的地址编码来选中芯片内某个存储单元,2020年7月22日星期三,26,RAM的译码驱动方式,方法1：单译码 被选单元由字线直接选定； 适用容量较小的存储芯片。 方法2：双译码 被选单元由X、

13、Y两个方向的地址决定。 适用容量大的存储器。,动画演示： 双地址译码器.swf,2020年7月22日星期三,27,单译码方式(相同的存储单元所需的地址线多) 双译码方式（相同的存储单元所需的地址线少）,地址译码方式,选择线16条,选择线64条,2020年7月22日星期三,28,32K8位的SRAM逻辑结构图,动画演示： 3-3.swf,X方向： 8根地址线 输出选中256行,Y方向： 7根地址线 输出选中128列,读写、选通控制,三维存储阵列结构,2020年7月22日星期三,29,Intel 2114静态RAM芯片是1K4的存储器 外部结构 地址总线10根（A0A9） 数据总线4根（D0D3）

14、 片选信号CS，写允许信号WE 0写，1读 内部存储矩阵结构 6464方阵，共有4096个六管存储元电路； 采用双译码方式 A3A8（6根）用于行译码64行选择线; A0A2,A9用于列译码16条列选择线; 每条列选择线同时接4个存储元（共164=64列）,静态RAM芯片举例Intel 2114,2020年7月22日星期三,30,2114逻辑结构图,2020年7月22日星期三,31,读、写周期波形图精确地反映了SRAM工作的时间关系。 掌握周期波形图的关键在于理解地址线、控制线和数据线三组信号何时有效。 读周期中，地址线先有效，以便进行地址译码选中存储单元，然后是片选信号以便选中哪个芯片。 写

15、周期同读周期。,3.2.3 读、写周期波形图,2020年7月22日星期三,32,3.2.3 读、写周期波形图,存储器读/写的原则 读/写信号要在地址和片选均起作用，并经过一段时间后有效； 读写信号有效期间不允许地址、数据发生变化； 地址、数据要维持整个周期内有效； 读周期时间（tRC）、写周期时间（tWC） 存储器进行两次连续的读/写操作所必须的间隔时间； 大于实际的读出/写入时间；,2020年7月22日星期三,33,SRAM存储器的读周期,读周期操作过程 CPU发出有效的地址信号 译码电路延迟产生有效的片选信号（选中某个存储单元） 在读信号控制下，从存储单元中读出数据 各控制信号撤销（地址信

16、号稍晚），数据维持一段时间 读出时间（tAQ） 从地址有效到外部数据总线上的数据信息稳定所经历的时间 片选有效时间（tEQ）、读控制有效时间（tGQ） 片选信号、读控制信号所需要维持的最短时间，二者相等； 从地址译码后，到数据稳定的时间间隔；,存储器的读周期时序,2020年7月22日星期三,34,数据输出稳定后，允许撤销片选信号和读命令，但不一定撤销,2020年7月22日星期三,35,SRAM存储器的写周期,写周期操作过程 CPU发出有效的地址信号，并提供所要写入的数据 译码电路延迟产生有效的片选信号 在写信号控制下，将数据写入存储单元中 各控制信号撤销（地址信号稍晚），数据维持一段时间 写入

17、时间（tWD） 地址控制信号稳定后，到数据写入存储器所经历的时间； 维持时间（thD） 读控制信号失效后的数据维持时间；,存储器的写周期时序,2020年7月22日星期三,36,存储器的写周期时序,tSA：地址有效后经过一段时间才能向CPU发出写命令。,2020年7月22日星期三,37,课本P70【例1】下图是SRAM的写入时序图。R/W是读/写命令控制线，当R/W线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出下图写入时序中的错误，并画出正确的写入时序图。,R/W#信号必须在地址和数据稳定时有效,一个写周期中地址不允许改变,一个写操作中数据不允许改变,2020年7月22日星期三

18、,38,2020年7月22日星期三,38,正确的SRAM的写入时序图,2020年7月22日星期三,39,3.3 DRAM存储器,动态RAM（DRAM） 因为该存储器必须定时刷新，才能维持其中的信息不变； DRAM的存储元 由MOS晶体管和电容组成的记忆电路； 电容上的电量来表现存储的信息； 充电1，放电0。 结构形式 单管存储元 三管存储元 四管存储元,2020年7月22日星期三,40,3.3.1 DRAM存储元的记忆原理,1. 读出时位线有电流 为 “1”,2. 写入时CS 充电为 “1” 放电 为 “0”,T,无电流,有电流,动画演示： DRAM存储元操作.swf,2020年7月22日星期

19、三,41,四管存储元,单管存储元,2020年7月22日星期三,42,2020年7月22日星期三,42,3.3.2 DRAM芯片的逻辑结构,内部结构：比SRAM复杂 行、列地址锁存器：用于保存完整的地址信息； 行选通信号 （Row Address Strobe） 列选通信号 （Columns Address Strobe） 送地址信息时，分行地址和列地址分别传送； 刷新电路：用于存储元的信息刷新 DRAM的读写周期 与SRAM的读写周期相似，只是地址总线上的信号有所不同； 在同一个读写周期内，地址总线上有行地址选通信号、列地址选通信号；,动画演示：3-7.swf,2020年7月22日星期三,43

20、,3.3.2 DRAM芯片的逻辑结构,外部地址引脚比SRAM减少一半; 存储芯片集成度高，体积小； 送地址信息时，分行地址和列地址分别传送； 内部结构：比SRAM复杂 刷新电路 用于存储元上的信息刷新，以行为单位； 刷新计数器的位数与行译码器的输出位数相同； 行、列地址锁存器：用于保存完整的地址信息； 行选通信号 （Row Address Strobe） 列选通信号 （Columns Address Strobe）,2020年7月22日星期三,44,DRAM控制电路的构成,地址多路开关 刷新时需要提供刷新地址，非刷新时需提供读写地址； 刷新定时器 间隔固定的时间提供一次刷新请求； 刷新地址计数

21、器 刷新按行进行，用于提供对所要刷新的行进行计数； 仲裁电路 对同时产生的来自CPU的访问存储器的请求和来自刷新定时器的刷新请求的优先权进行裁定； 定时发生器 提供行地址选通/RAS、列地址选通/CAS和写信号/WE。,动画演示：DRAM逻辑结构.swf,2020年7月22日星期三,45,2020年7月22日星期三,45,写时序,数据 DOUT 有效,数据 DIN 有效,读时序,行、列地址分开传送,动画演示： 3-8.swf,3.3.3 读/写周期,2020年7月22日星期三,46,3.3.3 读/写周期,DRAM的读写周期与SRAM相似，差别在于： 行、列地址分开传送； 在同一个读写周期内地

22、址会发生变化（先行后列）； 列选通信号 要滞后于行选通信号 一段时间；,动画演示： DRAM读写周期.swf,2020年7月22日星期三,47,4116 (16K 1位) 芯片 读 过程,63,0,2020年7月22日星期三,48,4116 (16K 1位) 芯片 写 过程,63,0,2020年7月22日星期三,49,3.3.3 刷新周期,刷新的原因 DRAM的基本存储元电容，会随着时间和温度而减少； 必须定期地对所有存储元刷新，以保持原来的信息。 刷新（再生） 在固定时间内对所有存储单元，通过“读出(不输出)写入”的方式恢复信息的操作过程； 刷新方式 以存储矩阵的行为单位刷新； 刷新周期 从

23、上一次对整个M刷新结束到下一次对整个M全部刷新一遍为止的时间。,刷新过程中存储器不能进行正常的读写访问,2020年7月22日星期三,50,DRAM的刷新方式,集中式刷新 在一个刷新周期内，利用一段固定时间，依次对存储矩阵的所有行逐一刷新，在此期间停止对存储器的读/写操作； 存在死区时间，会影响CPU的访存操作； 分散式刷新 将每个系统工作周期（存取周期）分为两部分，前半部分用于DRAM读/写/保持，后半部分用于刷新存储器的一行； 系统存取时间延长一倍，导致系统变慢； 异步式刷新 在一个刷新周期内，分散地刷新存储器的所有行； 既不会产生明显的读写停顿，也不会延长系统的存取周期；,2020年7月2

24、2日星期三,51,【例】设某存储器的存储矩阵为128128，存取周期tc为0.5s，RAM刷新周期为2ms，若采用集中式刷新方式，试分析其刷新过程。,“死时间率” 为 128/4000 100% = 3.2%,“死区” 时间为 0.5 s 128 =64 s,存取周期个数=2ms/0.5 s =4000,2020年7月22日星期三,52,【例】设某存储器的存储矩阵为128128，存取周期为0.5s，RAM刷新周期为2ms，若采用分散式刷新方式，试分析其刷新过程。,存取周期延长一倍，为1s； 前0.5s用于读写，后0.5s用于刷新一行,存取周期tC = tM + tR,无 “死区”时间,刷新周期

25、为1s128行 128s,1行的刷新时间,存储体的行数,远小于2ms，没有必要,2020年7月22日星期三,53,【例】设某存储器的存储矩阵为128128，存取周期为0.5s，RAM刷新周期为2ms，若采用异步式刷新方式，试分析其刷新过程。,若每隔 2ms/128=15.6 s 刷新一行 每隔15.6s产生一个刷新请求信号； 每31.2（31）个工作周期中做刷新一行存储器的操作。,2020年7月22日星期三,54,当刷新请求和访存请求同时发生时，应优先进行刷新操作 。 DRAM刷新要注意： 刷新不依赖于外部的访问，对CPU是透明的。 刷新通常是一行一行地进行的，刷新操作时仅需要行地址， 不需要

26、列地址。 刷新操作类似于读出操作，但又有所不同。 考虑刷新时，应当从单个芯片的存储容量着手，而不是从 整个存储器的容量着手。,2020年7月22日星期三,55,存储原理,集成度,芯片引脚,功耗,价格,速度,刷新,动态 RAM 和静态 RAM 的比较,2020年7月22日星期三,56,3.3.4 存储器容量的扩充,单个存储芯片的容量有限，实际存储器由多个芯片扩展而成； 存储器（存储芯片）与CPU的连接 数据、地址、控制三总线连接； 多个存储芯片 CPU 不是一一对应连接 关注存储芯片与CPU的外部引脚 存储器容量扩充方式 位扩展、字扩展、字位扩展,SRAM、DRAM、ROM 均可进行容量扩展,2

27、020年7月22日星期三,57,存储芯片与CPU的引脚,存储芯片的外部引脚 数据总线：位数与存储单元字长相同，用于传送数据信息； 地址总线：位数与存储单元个数为2n关系，用于选择存储单元； 读写信号/WE：决定当前对芯片的访问类型； 片选信号/CS：决定当前芯片是否正在被访问； CPU与存储器连接的外部引脚 数据总线：位数与机器字长相同，用于传送数据信息； 地址总线：位数与系统中可访问单元个数为2n的关系； 读写信号/WE：决定当前CPU的访问类型； 访存允许信号/MREQ：决定是否允许CPU访问存储器；,2020年7月22日星期三,58,存储器容量的位扩展,存储单元数不变，每个单元的位数（存

28、储字长）增加； 例如：由1K4的存储芯片构成1K8的存储器 存储芯片与CPU的引脚连接方法： 地址线：各芯片的地址线直接与CPU地址线连接； 数据线：各芯片的数据线分别与CPU数据线的不同位连接； 片选及读写线：各芯片的片选及读写信号直接与CPU的访存及读写信号连接； CPU对该存储器的访问是对各位扩展芯片相同地址单元的同时访问。,2020年7月22日星期三,59,D7,D0,A9A0,1K4,1K4,10,由1K4的存储芯片构成1K8的存储器,低4位,高4位,2020年7月22日星期三,60,由8K1位的芯片构成8K8位的存储器,2020年7月22日星期三,61,存储器容量的字(单元)扩展,

29、字扩展：每个单元位数不变，总的单元个数增加。 例如：用1K8的存储芯片构成2K8的存储器 存储芯片与CPU的引脚连接方法： 地址线：各芯片的地址线与CPU的低位地址线直接连接； 数据线：各芯片的数据线直接与CPU数据线连接； 读写线：各芯片的读写信号直接与CPU的读写信号连接； 片选信号：各芯片的片选信号由CPU的高位地址和访存信号产生； CPU对该存储器的访问是对某一字扩展芯片的一个单元访问。,2020年7月22日星期三,62,1K8,1K8,1,D7D0,A0A9,10,8,A10,低位的地址线与各芯片的地址线并联； 多余的高位地址线用来产生相应的片选信号。,由1K8的存储芯片构成2K8的

30、存储器,2020年7月22日星期三,63,16K8的存储芯片：地址线14根，数据线8根，/CS，/WE CPU的引脚：地址线16根，数据线8根，/MERQ，/WE CPU的最高2位地址和/MREQ信号产生4个芯片的片选信号； 4个存储芯片构成存储器的地址分配： 第1片 00 00 0000 0000 0000 00 11 1111 1111 1111 即 0000H3FFFH 第2片 01 00 0000 0000 0000 01 11 1111 1111 1111 即 4000H7FFFH 第3片 10 00 0000 0000 0000 10 11 1111 1111 1111 即 800

31、0HBFFFH 第4片 11 00 0000 0000 0000 11 11 1111 1111 1111 即 C000HFFFFH,用16K8的芯片构成64K8的存储器,0000H,3FFFH,4000H,7FFFH,8000H,0BFFFH,0FFFFH,0C000H,2020年7月22日星期三,64,译 码 器,/MREQ A14 A15,存储芯片的字扩展连接图,作为译码器的使能信号,作为译码器的地址输入信号,2020年7月22日星期三,65,字位扩展：每个单元位数和总的单元个数都增加。 例如：用1K4的存储芯片构成2K8的存储器 扩展方法 先进行位扩展，形成满足位要求的存储芯片组； 再

32、使用存储芯片组进行字扩展。 要求：能够计算出字位扩展所需的存储芯片的数目。 例如：用LK的芯片构成MN的存储系统； 所需芯片总数为M/LN/K 片。,存储芯片的字位扩展,2020年7月22日星期三,66,共需要几块芯片，进行如何扩展？ 8片2M8的SRAM芯片进行字扩展； 数据线怎么连？ 各芯片的数据线均直接与CPU的8位数据总线连接； 地址线怎么连？ 各芯片的地址线均直接与CPU的最低21位地址线连接； 控制线怎么连？ 读写信号直接连接； 剩余的高3位地址线和/MREQ和译码产生各芯片的片选信号/CS；,【练习】 用2M8的SRAM芯片构成一个16M8的存储器，请回答以下问题：,2020年7

33、月22日星期三,67,存储器与CPU的连接,存储器与CPU的连接实际上就是与三总线中相关信号的连接。包括控制总线连接、数据总线连接和地址总线连接。 数据总线连接是将CPU数据总线与存储器数据线的连接问题，对于不同型号的CPU，数据总线的数目不一定相同，需要特别注意。 地址总线的连接需要考虑片选问题。,2020年7月22日星期三,68,存储器与CPU的连接补充例子,做题思路： 审题确定所需扩展的类型，选择合适的存储芯片； 原则：尽量作简单的扩展（位扩展字扩展字位扩展） 分析存储芯片和CPU的引脚特性（地址范围、地址线数目、容量要求等），确定引脚的连接； 尤其是在进行字扩展时，特别注意片选信号的产

34、生。 3-8译码器74LS138、双2-4译码器74LS139 画出逻辑连接图，作必要的分析说明。,2020年7月22日星期三,69,74LS138译码器,用于地址译码的3-8译码器； 输入3位地址信号，译码产生8个不同的选通输出； 外部的结构图 引脚作用： 输入信号A、B、C引入所要译码的三位地址信号 输出信号/Y0 /Y7 对应每一个存储单元，低电平有效 使能信号G1、/G2A、/G2B ：当且仅当G11、/G2A 0 、/G2B 0时，译码器正常工作,使能 控制端,地址 输入端,选通输出端,2020年7月22日星期三,70,74LS138译码器逻辑功能表,2020年7月22日星期三,71

35、,74LS138译码器内部结构图,2020年7月22日星期三,72,74LS139译码器,用于地址译码的2-4译码器； 输入2位地址信号，译码产生4个不同的选通输出； 外部的结构图 引脚作用： 输入信号A、B引入所要译码的两位地址信号； 输出信号/Y0 /Y3 对应每一个存储单元，低电平有效； 使能信号/G ：当且仅当/G0时，译码器正常工作；,使能 控制端,地址 输入端,选通输出端,2020年7月22日星期三,73,74LS139译码器的逻辑功能表,2020年7月22日星期三,74,存储器地址段分析： A15 A11 A10 A9 A0 0110 0 0 0 0 0000 0000 0110

36、 0 1 1 1 1111 1111 0110 1 0 0 0 0000 0000 0110 1 0 1 1 1111 1111 存储芯片选择 系统程序区：1片2K8ROM 用户程序区：2片1K4RAM，做位扩展,例1.设CPU有16根地址线，8根数据线，并用/MREQ作访存控制信号现有下列芯片：1K4RAM；4K8RAM；8K8RAM；2K8ROM；4K8ROM；8K8ROM及74LS138等电路要求：构成地址为600067FFH的系统程序区、地址为68006BFFH的用户程序区，选择芯片并画出逻辑连接图。,系统程序区 2K8位,用户程序区 1K8位,再做字扩展,6000H,67FFH,68

37、00H,6BFFH,2020年7月22日星期三,75,芯片及引脚分析,2K8ROM 地址线：A0A10 数据线：D0D7 控制线：/CS 1K4RAM 地址线：A0A9 数据线：D0D3 控制线：/CS、/WE CPU 地址线：A0A15 数据线：D0D7 控制线：/WE、/MREQ,A15A11 0110 0,A15A10 0110 10,A15A12 0110,应使用A15A11作为地址译码信号，产生各存储芯片的/CS,2020年7月22日星期三,76,逻辑连接图,1,0,0,1,0,0110 0,0,0,0110 1,2020年7月22日星期三,77,译码设计方案2, 每访问一次， 被访

38、行的计数器增1; 当需要替换时，将那些约定可以替换行的计数值进行比较，显然，将计数值最少的行换出，同时将该行的计数值清零。特点 这种算法将计数周期限定在对这些特定行两次替换之间的间隔时间内，不能严格反映近期访问情况。,2020年7月22日星期三,167,3.6.3 Cache的替换策略近期最少使用(LRU)算法,LRU（Least Recently Used） 替换原则 将近期内长久未被访问过的行替换出去。 使用方法 每行也设置一个计数器; 每访问一次，被访行的计数器清零，其它各行计数值加1，显然计数值最大的行近期最少使用； 当需要替换时，比较特定行的计数值，将计数值最大的行替换出； 特点 这

39、种算法保护了刚拷贝到cache中的新数据行，正好符合Cache的工作原理，使Cache的使用率较高。,2020年7月22日星期三,168,3.6.3 Cache的替换策略随机替换算法,替换原则 当需要替换时，从特定的行位置中随机地选取一行换出。 特点 随机换出的数据可能马上要用，从而增加了映射的次数，硬件上容易实现，且速度也比前两种策略快。降低了命中率与Cache的工作效率。 如果增大Cache的容量，可以克服随机替换的缺点，实验结果表明，随机替换策略的功效稍逊于前两种替换策略。在但降低了命中率和cache工作效率。,2020年7月22日星期三,169,3.6.4 cache的写策略,三种策略

40、 写回式、全写式、一次法 一致性 在Cache系统中，因为Cache的内容是部分主存内容的副本，应该与主存内容保持一致，当写Cache操作发生后，主存中相对应的内容要随之更新，否则会造成数据丢失，如何使Cache中内容和主存内容保持一致，共有三种写操作方式来保证Cache和主存中相对应的内容保持一致。,2020年7月22日星期三,170,3.6.4 cache的写策略写回式,写入策略 采用这种方式时，当CPU对Cache写命中时，只修改Cache的内容，并不立即写入主存。 Cache中每一行还要设置一个更新位，一旦CPU对Cache中的某一行写入后，使其更新位置1。当Cache中的某一行要被新的主存块替换时，若此时更新位为1，则Cache控制器先把该行的内容写入主存相应的位置，并把更新位清零，再作替换操作。 只有当此行被换出时才写回主存。 优点 减少了访问主存的次数 确定 存在Cache与主存不一致性的隐患。 实现该方法时，cache行必须配置一个修改位，以反映此行是否被CPU修改过。,2020年7月22日星期三,171,3.6.4 cache的写策略全写式,这种策略又称写透式 写入策略 这种方法是每当CPU把数据写到Cache中时，Cache控制器会立即把数据也