微机原理及接口技术第6章

1、第 六 章,INTEL 8086/88 微处理器,第六章 8086/88微处理器,教学重点 基本引脚和功能 8086/88子系统的基本配置 总线时序,一、IBM PC/XT机主板结构,二、IBM PC/XT的控制核心,6.1 8086的引脚及其功能,外部特性表现在其引脚信号上，学习时请特别关注以下几个方面： 引脚的功能 信号的流向 有效电平 三态能力,指引脚信号的定义、作用；通常采用英文单词或其缩写表示,信号从芯片向外输出，还是从外部输入芯片，或者是双向的,起作用的逻辑电平 高、低电平有效 上升、下降边沿有效,输出正常的低电平、高电平外，还可以输出高阻的第三态,6.1.1 8086的两种工作模

2、式,两种工作模式构成两种不同规模的应用系统 最小工作模式 构成小规模的应用系统 8086本身提供所有的系统总线信号 最大工作模式 构成较大规模的应用系统，例如可以接入数值协处理器8087 8086和总线控制器8288共同形成系统总线信号,IBM PC/XT的控制核心,6.1.1 8086的两种组态模式（续）,两种组态利用MN/MX引脚区别 MN/MX接高电平为最小组态模式 MN/MX接低电平为最大组态模式 两种组态下的内部操作并没有区别,8086的引脚图,1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20,40 39 38 37 36 35 3

3、4 33 32 31 30 29 28 27 26 25 24 23 22 21,GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND,VCC AD15 A16 / S3 A17 / S4 A18 / S5 A19 / S6 BHE/S7 MN / MX RD HOLD (RQ/ GT0) HLDA (RQ/GT1) WR (LOCK) M / IO ( S2) DT / R ( S1 ) DEN ( S0 ) ALE(QS0) INTA (QS1) TEST READY RE

4、SET,8086,最小工作模式的引脚信号,数据和地址引脚 读写控制引脚 中断请求和响应引脚 总线请求和响应引脚 其它引脚,5类不同的引脚：,1. 数据和地址引脚,AD15AD0（Address/Data） 地址/数据分时复用引脚，双向、三态 在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的地址A15A0 其他时间用于传送数据D15D0,1. 数据和地址引脚（续2）,A19/S6A16/S3（Address/Status） 地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第一个时钟周期输出高4位地址A19A16 在访问外设的第一个时钟周期全部输出低电

5、平无效 其他时间输出状态信号S6S3,BHE/S7 BHE(Byte High Enable)控制是否进行高位字节数据传送， 它与地址总线的A0组合控制数据操作的宽度和类型。,状态引脚的定义,其中S7未使用， S6为0表示8086CPU占用总线， S5输出IF的状态 S4 S3指明CPU正在使用的段寄存器如表所示。,2. 读写控制引脚,ALE（Address Latch Enable） 地址锁存允许，输出、三态、高电平有效 ALE引脚有效时，表示复用引脚：AD15AD0和A19/S6A16/S3正在传送地址信息 由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE信号将地址锁存

6、起来,2. 读写控制引脚（续1）,M / IO （ Memory / Input and Output ） 存储器或I/O访问，输出、三态 该引脚输出低电平时，表示CPU将访问I/O端口，这时地址总线A15A0提供16位I/O口地址 该引脚输出高电平时，表示CPU将访问存储器，这时地址总线A19A0提供20位存储器地址,2. 读写控制引脚（续2）,WR（Write） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器或I/O端口 RD（Read） 读控制，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端口读入数据,2. 读写控制引脚（续3）,M/IO 、WR

7、和RD是最基本的控制信号 组合后，控制4种基本的总线周期,2. 读写控制引脚（续4）,READY 存储器或I/O口就绪，输入、高电平有效 在总线操作周期中，8086 CPU会在第3个时钟周期的前沿测试该引脚 如果测到高有效，CPU直接进入第4个时钟周期 如果测到无效，CPU将插入等待周期Tw CPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。,2. 读写控制引脚（续5）,DEN（Data Enable） 数据传送允许，输出、三态、低电平有效 有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动 DT/ R（Data Transmi

8、t/Receive） 数据发送/接收，输出、三态 该信号表明当前总线上数据的流向 高电平时数据自CPU输出（发送） 低电平时数据输入CPU（接收）,3. 中断请求和响应引脚,INTR（Interrupt Request） 可屏蔽中断请求，输入、高电平有效 有效时，表示请求设备向CPU申请可屏蔽中断 该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽,3. 中断请求和响应引脚（续1）,INTA（Interrupt Acknowledge） 可屏蔽中断响应，输出、低电平有效 有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期

9、中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线,3. 中断请求和响应引脚（续2）,NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，输入、上升沿有效 有效时，表示外界向CPU申请不可屏蔽中断 该请求的优先级别高于INTR，并且不能在CPU内被屏蔽 当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务,4. 总线请求和响应引脚,HOLD 总线保持（即总线请求），输入、高电平有效 有效时，表示总线请求设备向CPU申请占有总线 该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知C

10、PU收回对总线的控制权,4. 总线请求和响应引脚（续1）,HLDA（HOLD Acknowledge） 总线保持响应（即总线响应），输出、高电平有效 有效时，表示CPU已响应总线请求并已将总线释放 此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线 待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权,5. 其它引脚,RESET 复位请求，输入、高电平有效 该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作 8086复位后CSFFFFH、IP0000H，所以程序入口在物理地址FF

11、FF0H,5. 其它引脚（续1）,CLK（Clock） 时钟输入 系统通过该引脚给CPU提供内部定时信号。8086的标准工作时钟为5MHz IBM PC/XT机的8086采用了4.77MHz的时钟，其周期约为210ns,5. 其它引脚（续2）,Vcc 电源输入，向CPU提供5V电源 GND 接地，向CPU提供参考地电平 MN/MX（Minimum/Maximum） 组态选择，输入 接高电平时，8086引脚工作在最小组态；反之，8086工作在最大组态,5. 其它引脚（续3）,TEST 测试，输入、低电平有效 该引脚与WAIT指令配合使用 当CPU执行WAIT指令时，他将在每个时钟周期对该引脚进行

12、测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行 也就是说，WAIT指令使CPU产生等待，直到引脚有效为止 在使用协处理器8087时，通过引脚和WAIT指令，可使8086与8087的操作保持同步,“引脚”小结,CPU引脚是系统总线的基本信号 可以分成三类信号： 16位数据线：D0D16 20位地址线：A0A19 控制线： ALE、 M/IO 、WR、RD、READY INTR、INTA、NMI，HOLD、HLDA RESET、CLK、Vcc、GND,6.1.2 8088引脚与8086的区别（最小模式）,1、数据引脚减少8条，AD0 -AD15改为AD0-AD7，A8-A15。 2

13、、BHE/S7引脚改为SS0 3、M/IO改为IO/M,6.1.38086/88 最大模式的引脚与最小模式的区别,在最大模式下，RD无效，最小模式的8条引脚 INTA，ALE，M/IO (或IO/M）DT/R，DEN，HOLD，HLDA和WR的信号 依次改变为：QS1，QS0，S2，S1， S0， RQ/GT，RQ/GT1和LOCK QS1，QS0：指令队列状态 S2，S1， S0 ：总线操作编码输出 RQ/GT，RQ/GT1：总线请求与响应，负脉冲有效 LOCK：总线锁定,6.2 8086/88CPU子系统的基本配置,IBM PC/XT的控制核心,6.2.1 8284时钟发生器,功能：向CP

14、U提供三路控制信号：时钟信号CLK，复位信号RESET和准备好信号READY,8284引脚信号,8284的输入信号：,RES 外部复位输入； X1 ,X2外接晶振体输入； F/ C 输入控制信号， F/ C=0时，由X1 ,X2外接晶振体形成8088时钟； F/ C=1时，由EFI输入外部方波信号形成8088时钟； CSYNC同步工作控制信号，当多个8284同时工作时使用； ASYNC准备好信号的同步控制信号； RDY1总线准备好信号； AEN1地址允许信号； RDY2总线准备好信号； AEN2地址允许信号；,8284的输出信号：,RESET 复位信号 READY 准备好信号 CLK 8088

15、系统时钟，将晶振体三分频，产生4.77MHZ 的频率。 PCLK 外围设备用时钟信号，将CLK二分频，频率为 2.387MHZ。 OSC14.318MHZ的频率。,6.2.2 地址锁存器,常用的地址锁存器芯片有74LS373，Intel8282，8283，它们都是8位锁存缓冲器。,LE 电平锁存引脚 OE 输出允许引脚,6.2.3 数据收发器,常用的数据收发器有74LS245，intel8286，8287等。它们都是8位双向数据缓冲器。,E0，导通 DIR1 AB DIR0 AB E1，不导通,8位双向缓冲器 控制端连接在一起， 低电平有效 可以双向导通 输出与输入同相,READY,RESET

16、 TEST HOLD HLDA NMI INTR INTA M / IO WR RD,READY CLK,MN / MX,+5V,系统总线,控制总线,地址总线A19 A0,数据总线D15D0,ALE BHE A19A16 AD15 AD 0,DT / R DEN,8086 CPU,STB 8282,OE,T OE,8286,8284A,最小组态,RQ/GT0 RQ/GT1 TEST NMI INTA S0 S1 S2,READY,READY RESET MN/MX,控制总线,地址总线A19 A0,数据总线D15D0,BHE A19A16 AD15 AD 0,DT / R DEN,8086 CP

17、U,STB 8282,OE,T OE,8286,8284A,系统总线,S0 CLK S1 MROC S2 MWTC DEN IORC DT/R IOWC ALE INTA,8288,BHE,CLK,最大组态,6.2.4 8288总线控制器,该芯片接收8086、88CPU在执行指令时输出的三位状态s2,s1,s0,译码输出读写控制信号和中断响应命令。,控制输入,IOB（Input Output Bus）：接高电平用于控制I/O总线，接低电平控制系统总线，在此接低电平 AEN（Address Enable）、CEN（Command Enable）：8288的使能端，必须同时有效才允许8288工作，

18、在PC/XT中它们接收DMA应答信号，控制在非DMA操作时允许8288工作，DMA操作期间禁止8288工作 CLK：该引脚与8086/88的时钟输入端接在一起,控制信号输出,产生ALE、DEN、DT/R、MCE/PDEN信号。 ALE、DEN、DT/R的功能与最小模式相同，但DEN与最小模式的极性相反。 MCE/ PDEN（Main Chip Enable/Peripherals Data Enable）是主设备使能/外设数据允许信号，为双重功能引脚，当IOB接低电平（系统总线方式）时，该引脚为MCE功能，高电平有效。当IOB接高电平（I/O总线方式）时，因DEN是系统总线的数据选通信号，则该

19、引脚为PDEN，低电平有效，用作I/O总线的数据选通信号。,6.3 总线工作时序,计算机系统是在统一的工作时钟信号，按照一定的时间顺序有条不紊的工作。 微机运行过程中，完成指定任务所需的各步操作之间的时间顺序称为时序。,6.3.1时钟周期、总线周期和指令周期,时钟周期：计算机主频的倒数； 时钟周期是微机系统基本的计时单位，称为T周期或T状态 总线周期：CPU通过总线操作与存储器或I/O端口进行一次数据交换的过程； 基本的总线周期由4个时钟周期组成，分别是 T1、T2、T3和T4。 T1：地址周期，T2：缓冲周期，T3：数据周期，T4：结束周期。,指令周期：执行一条指令所需要的时间。 一条指令周

20、期至少需要一个或多个总线周期组成。,时钟周期、总线周期和指令周期（续）,两个特殊的时钟周期,1、等待周期TW： 在系统设计时， 为了使相对快速的CPU能够和相对慢速的存储器或I/O接口匹配， 可以在一个总线周期的T3和T4之间插入Tw，延长CPU对存储器或I/O访问的时间。 在Tw状态周期内，地址、数据和控制信号的状态不变。,2、空闲时钟周期Ti,当系统总线上不进行数据传输操作时，系统总线处于空闲状态，此时对应的时钟周期称为空闲周期Ti。,总线周期,基本总线周期由4个T状态组成：T1、T2、T3、T4 等待时钟周期Tw，在总线周期的T3和T4之间插入 空闲时钟周期Ti，在两个总线周期之间插入,

21、动态,各种周期的动态演示,6.3.2 基本的总线时序,总线操作是指CPU通过总线对外的各种操作 8086的总线操作主要有： 存储器读、I/O读操作 存储器写、I/O写操作 中断响应操作 总线请求及响应操作 CPU正在进行内部操作、并不进行实际对外操作的空闲状态Ti,6.3.2 8086的总线时序（续）,总线操作中如何实现时序同步是关键 CPU总线周期采用同步时序： 各部件都以系统时钟信号为基准 当相互不能配合时，快速部件（CPU）插入等待状态等待慢速部件（I/O和存储器）,CPU与外设接口常采用异步时序，它们通过应答联络信号实现同步操作。,存储器读总线周期,T1状态输出20位存储器地址A19A

22、0 M / IO 输出高电平，表示存储器操作； ALE输出正脉冲，表示复用总线输出地址 T2状态输出控制信号RD T3和Tw状态检测数据传送是否能够完成 T4状态前沿读取数据，完成数据传送,I/O读总线周期,T1状态输出16位I/O地址A15A0 M / IO 输出低电平，表 示I/O操作； ALE输出正脉冲，表示复 用总线输出地址 T2状态输出控制信 号RD T3和Tw状态检测数 据传送是否能够完成 T4状态前沿读取数 据，完成数据传送,总线请求/响应时序,请求：HOLD引脚置成高电平，发出总线请求信号，并不断检测HLDA信号。 使用：检测到HLDA有效（高电平）的信号后，即接管系统总线的控

23、制权，并一直保持着HOLD信号的有效状态。 释放：操作结束释放总线，同时使HOLD信号变成无效（低电平）。 CPU检测到HOLD回到低电平后，则在下一个时钟的下降沿使HLDA信号变为无效(低电平)，并打开所有的三态引脚，恢复对系统总线的控制。,中断响应时序,该操作由两个中断响应周期完成，每个中断响应周期又由4个T周期组成，8086在两个中断响应周期之间还有3个空闲时钟周期(Ti)。在两个中断响应周期的T2 T3T4期间，引脚INTA都输出低电平，前者作为对中断请求设备的响应；后者则用于控制中断请求设备，将8位中断类型码经数据总线的低8位送入CPU。,第6章教学要求,1. 了解8086的两种组态形式； 2. 掌握最小组态下的引脚定义、总线形成和总线时序； 3. 了解最大组态下的引脚定义、总线形成和总线时序； 4. 理解总线时序,作业 P122 习题 1（4、5、6、7、8），8,什么是分时复用？,分时复