PLD硬件特性与编程技术.ppt

1、第2章 PLD硬件特性与编程技术,2.1 概 述,图2-1 基本PLD器件的原理结构图,2.1.1 可编程逻辑器件的发展历程,70年代,80年代,90年代,PROM 和PLA 器件,改进的 PLA 器件,GAL器件,FPGA器件,EPLD 器件,CPLD器件,内嵌复杂 功能模块 的SoPC,2.1.2 可编程逻辑器件的分类,图2-2 按集成度(PLD)分类,2.2 简单PLD原理,2.2.1 电路符号表示,图2-3 常用逻辑门符号与现有国标符号的对照,2.2.1 电路符号表示,图2-4PLD的互补缓冲器 图2-5 PLD的互补输入 图2-6 PLD中与阵列表示,图2-7 PLD中或阵列的表示

2、图2-8 阵列线连接表示,2.2.2 PROM,图2-9 PROM基本结构：,其逻辑函数是：,图2-10 PROM的逻辑阵列结构,图2-11 PROM表达的PLD图阵列,图2-12 用PROM完成半加器逻辑阵列,以42PROM为例,2.2.3 PLA,图2-13 PLA逻辑阵列示意图,图2-14 PLA与 PROM的比较,2.2.4 PAL,图2-15PAL结构：,图2-16 PAL的常用表示：,2.2.4 PAL,图2-17 一种PAL16V8的部分结构图,2.2.5 GAL,图2-18 GAL16V8的结构图,逻辑宏单元,输入/输出口,输入口,时钟信 号输入,三态控制,可编程与阵列,固定或

3、阵列,GAL16V8,2.3 CPLD结构与工作原理,在流行的CPLD中，altera的Max7000系列器件具有一定典型性，MAX7000系列器件包含32-256个宏单元。每16个宏单元组成一个逻辑阵列块（LAB）。每个宏单元含有一个可编程的与阵列和固定的或阵列，以及一个可配置寄存器每个宏单元共享扩展乘积项和高速并联扩展乘积项（向每个宏单元提供32个乘积项）。 Max7000结构中可以认为主要包含5个部分：逻辑阵列块、宏单元、扩展乘积项、可编程连线阵列和I/O控制模块。,(1) 逻辑阵列块(LAB),图2-19 MAX7128S的结构,图2-18 MAX7000系列的单个宏单元结构,通往 I

4、/O 模块,(2) 宏单元,(3) 扩展乘积项,图2-20 共享扩展乘积项结构,图2-21 并联扩展项馈送方式,(4) 可编程连线阵列,不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。,图2-22 PIA信号布线到LAB的方式,(5)I/O控制块,图2-23 EPM7128S器件的I/O控制块,2.4 FPGA结构与工作原理,2.4.1 查找表,一个N输入查找表 (LUT，Look Up Table)可以实现N个输入变量的任何逻辑功能，如 N输入“与”、 N输入“异或”等。 输入多于N个的函数、方程必须分开用几个查找表（ LUT）实现,图2-24 FPGA查找表单元

5、,0,0,0,0,0,1,0,1,0,0,0,0,0,1,0,1,输入 A 输入 B 输入C 输入D,查找表 输出,16x1 RAM,查找表原理,多路选择器,图2-25 FPGA查找表单元内部结构,Cyclone主要由逻辑阵列块(LAB)、嵌入式存储器块、I/O单元和PLL等模块组成,2.4.2Cyclone 器件结构原理,图2-26,（1）LAB,10个LE、 LE进位级连链,图2-29,（2）嵌入式存储器块 （3）PLL （4）I/O单元,2.5 FPGA/CPLD测试技术,2.5.1 内部逻辑测试,2.5.2 JTAG边界扫描测试,图2-41 边界扫描电路结构,扫描寄存器 嵌入某功能模块

6、，利用EDA软件测试,2.5.2 JTAG边界扫描测试,表2-1 边界扫描IO引脚功能,工艺改进促使供电电压降低,2.6 FPGA/CPLD产品概述,FPGA/CPLD多电压兼容系统,内核电压 3.3V、 2.5V或 1.8V,接受 2.5V、3.3V 或者 5.0V 输入,输出电位 标准 Vccio,FPGA/CPLD不同芯核电压器件流行趋势,2.6.1 Lattice公司CPLD器件系列,ispLSI器件系列,ispLSI1000E系列,ispLSI2000E/2000VL/200VE系列,ispLSI5000V系列,ispLSI 8000/8000V系列,2.6.2 Actel公司FPG

7、A系列,首先发明了ISP技术，其器件支持在系统编程和JTAG边界扫描测试功能。,典型的反熔丝技术代表,ispMACH4000V/Z系列,EC/ECP,2.6.3 Xilinx公司的FPGA和CPLD器件系列,1. Virtex E系列FPGA,2. Spartan器件系列,3. XC9500系列CPLD,4. Xilinx FPGA配置器件SPROM,5. Xilinx的IP核,2.6.4 Altera公司FPGA和CPLD器件系列,1. Stratix 系列FPGA,2. APEX系列FPGA,3. ACEX系列FPGA,4. FLEX系列FPGA,5. MAX系列CPLD,8. Alter

8、a宏功能块及IP核,6. Cyclone系列FPGA,7. Cyclone II 系列FPGA,2.6.5 Altera公司的FPGA配置方式与器件系列,表2-2 Altera FPGA常用配置器件,2、EPCS（Cyclone、 Cyclone II）,1、EPC,此接口既可作编 程下载口，也可作 JTAG接口,ALTERA 的 ByteBlaster（MV）下载接口,2.7 CPLD和FPGA的编程与配置,图2-35-1 10芯下载口,表2-3 图2-35 -1 接口各引脚信号名称,2.7.1 CPLD的编程方案,2.7 FPGA与CPLD的配置与编程方案,CPLD的JTAG方式编程,图2

9、-35-2 CPLD编程下载连接图,TCK、TDO、TMS、TDI为CPLD的JTAG口,对CPLD编程,图2-35-3 多CPLD芯片ISP编程连接方式,CPLD的ISP方式编程,ISP功能提高设计和应用的灵活性,减少对器件的触摸和损伤 不计较器件的封装形式,允许一般的存储 样机制造方便 支持生产和测试流程中的修改,允许现场硬件升级 迅速方便地提升功能,未编程前先焊接安装,系统内编程-ISP,在系统现场重编程修改,2.7.2 FPGA的配置方案,（1）配置器件模式 （2）PS模式 （3）PPS模式（被动并行同步） （4）PPA模式（被动并行异步） （5）PSA模式（被动串行异步） （6）JT

10、AG模式 （7）AS模式（针对EPCS器件）,FPGA配置,JTAG配置端口,FPGA,PS配置端口,PC机,配置适配电路,配置器件或配置电路,AS配置端口(cyclone),专用FLASH 配置器件EPCS,2.7.3 使用PC并行口配置FPGA,图2-49 FLEX10K PS模式配置时序,FLEX、ACEX、APEX等系列 FPGA器件配置连线图,FLEX、ACEX、APEX系列FPGA 配置电路,FPGA Passive Serial Configuration 被动串行配置模式,10针标准 配置/下载接口,通过配置电路后 与PC机的并行 接口相接,对FPGA配置,PS端口直接配置单个

11、芯片,图2-50 多FPGA芯片配置电路,图2-51 FPGA使用EPC配置器件的配置时序,2.7.4 用专用配置器件或配置电路配置FPGA,用专用配置器件配置FPGA,图2-52 FPGA的配置电路原理图,OTP配置器件： EPC1441、EPC1、EPC1213等,方案1:PS端口OTP专用器件配置,缺点： 1、芯片价格高。 2、只能一次编程。 3、可配置的FPGA规模小，不能用于SOPC系统配置。,DCLK nCS nINIT_CONF OE DATA,PC机,FPGA,EPC2配置芯片,配置电路 和JTAG编 程端口,DCLK CONF_DONE nCONFIG nSTATUS DAT

12、A0,TCK TMS TDO TDI,TCK TMS TDO TDI,配置,编程,缺点： 1、芯片价格高。 2、可多次编程次数少。,FPGA,普通单片机,EPROM或 串行E平方ROM,PS配置端口 DCLK CONF_DONE nCONFIG nSTATUS DATA0,单片机I/O端口,用配置电路配置FPGA,单片机产生配置时序、读 取EPROM中的配置数据,EPROM中 放置多个不 同功能的配 置文件,对FPGA进行配置,使用单片机PPS模式配置FPGA,图2-54 MCU用PPS模式配置FPGA电路,图2-55 单片机使用PPS模式配置时序,图2-56 用89C52进行配置,各种规模的 FPGA,ASIC/CPLD,大容量EPROM,PS配置端口 DCLK CONF_DONE n