FPGA课件.ppt

1、可编程逻辑器件设计 （可编程逻辑器件及应用） 教材： FPGA设计基础王传新 高等教育出版社 复杂可编程逻辑器件及数字系统应用自编 课时： 32学时(实验：16学时) 授课教师：王晓飞,第一章 概论 第一节 可编程逻辑器件的产生及优点,1标准集成电路(非用户定制电路) 标准集成电路系列：主要完成一些基本的通用功能。如各种门电路、 触发器、译码器等。 软件组态标准电路：硬件本身不足以完成所需功能，要靠软件驱动。 如各类CPU等。 存在问题：从厂家生产、用户使用角度来讲，厂家根据市场调研制定 出自己的生产计划(包括芯片的种类和数量)并有产品手册 供用户选型；用户根据自己的需要购买芯片。往往出现这

2、样的问题：厂家常常出现“供过于求”，用户则发现“供 非我所求”。 结 果：这种情况最终导致了专用集成电路ASIC(Application Specified Integrated Circuit)的产生和发展。,一、集成电路的分类,第一章 概论 第一节 可编程逻辑器件的产生及优点,一、集成电路的分类,2专用集成电路(用户定制电路) 全定制电路：厂家根据用户要求，从晶体管级开始设计，做到各项 电气指标符合用户要求。显然它的设计试制周期短、 成本高。 半定制电路：设计与生产过程的某些部分可以“预先设计”、“预 先加工”、“预先制作”并为用户选用，这是共享部分；另一方面， 版图的布局、布线和最终形成

3、的版图是按照用户要求定制的，不 能共享。它缩短了生产周期，降低了成本。 存在问题：有些用户要求ASIC的产品品种多而数量少，或要求芯片 生产周期极短，以便自己的产品尽快投放市场，这时用户 定制电路就显得力不从心，成本高且周期长，用户既用不 起也等不及。 结 果：这种情况导致当前半导体器件和集成电路的生产增长量略 呈下降趋势，而此时用户再构造电路异军突起，新工艺、 新结构层出不穷。,第一章 概论第一节 可编程逻辑器件的产生及优点,一、集成电路的分类,3. 可编程逻辑器件PLDProgrammable Logic Device(用户再构造电路) 一次可编程逻辑器件OTPLD(One Time PL

4、D)： 代表产品：可编程只读存储器PROM(Programmable Read Only Memory)； 可编程逻辑阵列PAL(Programmable Array Logic)。 存在问题：这种器件最大缺点是只能编程一次。而一个电路设计工 作者很难作到一次成功，总希望允许修改和调整自己设 计的电路。 结 果：促成了EPLD的诞生。,第一章 概论第一节 可编程逻辑器件的产生及优点,一、集成电路的分类,3. 可编程逻辑器件PLDProgrammable Logic Device(用户再构造电路), 可擦除可编程逻辑器件EPLDErasable PLD： 代表产品：属于紫外线擦除的EPROM；

5、属于电擦除的EEPROM； 通用逻辑阵列GAL(Generic Array Logic)。 存在问题：该类器件的主要特点是可多次编程、多次擦除。尽管在 编程特性上做了很大的改进，但在集成容量、功耗、速 度、逻辑器件设计的灵活性上均不能满足要求。 结 果：为满足现代数字系统的大容量、高速度、现场灵活编程 设计的要求，产生了CPLD。,第一章 概论第一节 可编程逻辑器件的产生及优点,一、集成电路的分类,3. 可编程逻辑器件PLDProgrammable Logic Device(用户再构造电路), 复杂可编程逻辑器件CPLDComplex PLD 现场可编程门阵列FPGAField Program

6、mable Gate Array 在系统可编程ISPIn System Programmability) 该类器件出现于80年代中期，90年代初期开始逐渐为我国专业 人士认识和使用。它是一种由用户决定其电路结构的复杂可编程逻辑 器件，在计算机系统前可现场设计、现场编程、现场配置、现场修改、 现场验证、从而现场实现数字系统的单片化设计与应用。,第一章 概论第一节 可编程逻辑器件的产生及优点,一、集成电路的分类,4 可编程模拟器件PADProgrammable Analogical Device(用户再构造电路),现代数字系统组成： CPU（DSP）+RAM（FM）+FPGA,第一章 概论第一节

7、可编程逻辑器件的产生及优点,二、复杂可编程逻辑器件的优点,1. 成本低：因其具有标准集成电路生产和投放市场量大的特点。 2.周期短：这种器件是具有一定连线结构的已封装好的全功能芯片，即内部电路只做了少量最基本连接，管脚也绝大多数没有定义，芯片内部为用户提供了大量的连线资源，用户可根据自己的需要编程设计，用户既是使用者，也参与设计和制造过程，而这种设计和制造时间多则几天、少则几小时。 3. 集成度高：属于大规模和超大规模集成电路，易于实现设备小型化。 数字系统采用FPGA前后的情况,4.功耗低速度快：采用CMOS工艺，内核趋于1.6V，功耗低；翻转速率可达 上百MHz。 5. 保密性好：可加密。

8、 6. 编程性能好：上万次改写原则上不影响其电气特性。 7.通用性强：只做一定连线，是全功能的标准电路。 8. 灵活性大：可借助开发系统对电路进行再构造，将其设计成所需的ASIC，还可随时改变设计，实时实现和验证。,第一章 概论第一节 可编程逻辑器件的产生及优点,二、复杂可编程逻辑器件的优点,第一章 概论,一、复杂可编程逻辑器件的内部结构 复杂可编程逻辑器件内部结构主要分为三个部分，三部分均为可构造单元，参见P2图1.2.1（自编）。 可构造逻辑模块CLB(Configurable Logic Block) 构成核心阵列结构的CLB用于实现用户指定的逻辑功能。 可构造I/O模块IOB(Inpu

9、t/Output Block) 可构造的外围模块IOB用来提供逻辑单元阵列和器件管脚之间的 可编程接口。 内连资源IR(Interconnect Resource) 用于模块间内部互连的IR用来形成模块间传递信号的网络。 构造程序存储器CPM(Configurable Program Memory) 上述三部分可构造单元功能的实现，完全由芯片内部分布式的CPM阵列单元中所存储的构造程序来控制和驱动。,第二节复杂可编程逻辑器件内部结构及分类,二、 复杂可编程逻辑器件的分类 复杂可编程逻辑器件可从CLB上、IR上、编程特性上进行分类。 1从CLB上分类为：查找表型、多路开关型、乘积项型 查找表型

10、查找表型复杂可编程逻辑器件其CLB由功能为查找表的静态存储器构成函数发生器来控制执行复杂可编程逻辑器件的应用函数逻辑。为了提高性能，有些复杂可编程逻辑器件的CLB中附加了进位链电路和级连链电路，利用进位链电路易实现快速加法器、计数器、比较器；级连链电路连接邻近单元以实现多输入的逻辑单元。,第一章 概论第二节 复杂可编程逻辑器件的内部结构及分类,例：以查找表型复杂可编程逻辑器件实现全加器。,An为加数、Bn为被加数、Cn为低位进位、Sn为和、Cn+1为高位进位，则Sn= An Bn Cn ；Cn+1=AnBn+AnCn+BnCn。,把对应函数的真值表存放在SRAM中即可实现相应的函数运算：,第一

11、章 概论第二节 复杂可编程逻辑器件的内部结构及分类,二、 复杂可编程逻辑器件的分类 复杂可编程逻辑器件可从CLB上、IR上、编程特性上进行分类。 1从CLB上分类为：查找表型、多路开关型、乘积项型 查找表型,第一章 概论第二节 复杂可编程逻辑器件的内部结构及分类,二、 复杂可编程逻辑器件的分类 复杂可编程逻辑器件可从CLB上、IR上、编程特性上进行分类。 1从CLB上分类为：查找表型、多路开关型、乘积项型,多路开关型 多路开关型复杂可编程逻辑器件其CLB是可配置的多路开关：对多路开关输入选择信号进行配置，接到固定电平或输入信号上，实现不同的逻辑功能。,例：以多路开关型复杂可编程逻辑器件实现全加

12、器。,多路开关的基本工作原理：,第一章 概论第二节 复杂可编程逻辑器件的内部结构及分类,二、 复杂可编程逻辑器件的分类 复杂可编程逻辑器件可从CLB上、IR上、编程特性上进行分类。 1从CLB上分类为：查找表型、多路开关型、乘积项型,乘积项型复杂可编程逻辑器件其CLB由“与或异或”构成。 例：以乘积项型复杂可编程逻辑器件实现全加器。,乘积项型,乘积项型适合于多输入组合逻辑的实现； 查找表型和多路开关型更适用于实现触发器较多的时序电路。,第一章 概论第二节 复杂可编程逻辑器件的内部结构及分类,二、 复杂可编程逻辑器件的分类 复杂可编程逻辑器件可从CLB上、IR上、编程特性上进行分类。 2 从IR

13、上分类为：分段式、连续式 分段式 分段式连线结构是利用不同长度的金属连线段，经过开关元件将各逻辑功能块CLB连接起来形成信号通路。 其主要优点是可用的功能块可以完全被利用起来，缺点是需要大量的连接线段和可编程开关，布线延时是累加的、可变的，并与通道有关，速度相对较慢。,第一章 概论第二节 复杂可编程逻辑器件的内部结构及分类,二、 复杂可编程逻辑器件的分类 复杂可编程逻辑器件可从CLB上、IR上、编程特性上进行分类。 2 从IR上分类为：分段式、连续式,连续式 连续式连线结构采用点到点的金属连线，这些连线经多路选择器或交叉矩阵选通构成信号通路。这种连线结构消除了分段式连线在定时上的差异，在各逻辑

14、单元之间提供快速、固定、可预测的延时通路，易消除竞争险象，便于设计使用。 FPGA采用细颗粒(Fine-grained)逻辑单元，连线结构为分段式；CPLD采用了较大的逻辑单元，即粗颗粒(Coarse-grained)，连线为连续式。,3. 从编程特性上分类为： 在系统可编程ISP(In-system Programmablity) 在线可重配置ICR(In-circuit Reconfigurability) ISP 器件采用闪烁存储器FM(Flash Memory)存储编程信息，器件内有产生编程电压的电压泵，所以无须在编程器上编程，可直接对线路板上的ISP进行编程。采用FM存储编程信息，断

15、电时信息不丢失，而且擦除时间快。 ICR ICR器件采用静态随机存储器存储编程信息，亦不需要在编程器上编程，可直接对线路板上的ICR进行编程。断电时信息丢失，所以通常将编程信息存于外附的EPROM或EEPROM或系统的软、硬盘上，在系统工作之前或工作期间，将存于外部的编程信息输入到器件内的SRAM，具有工作中的快速编程性，允许同一器件在同一系统的不同时刻实现不同的功能。 复杂可编程逻辑器件的优点非常突出，但它毕竟还是一个尚待开发的芯片，只有芯片是不够的，还必须利用其开发系统对其进行再构造，使其完成所需的逻辑功能。,第一章 概论第二节 复杂可编程逻辑器件的内部结构及分类,二、 复杂可编程逻辑器件

16、的分类 复杂可编程逻辑器件可从CLB上、IR上、编程特性上进行分类。,第一章 概论第三节 开发系统及开发步骤,Altera、Xilinx、AT LIBRARY STD ; LIBRARY ieee ; USE ieee.std_logic_1164.ALL ; USE ieee.std_logic_arith.ALL ;,使用库和程序包的一般定义表式是： LIBRARY ; USE .ALL ;,第四章 VHDL硬件描述语言 第一节 VHDL的基本结构,ENTITY e_name IS PORT ( p_name : port_m data_type; . p_namei : port_mi

17、data_type ); END e_name;,1. 实体,2. 实体名,3. 端口语句和端口信号名,第四章 VHDL硬件描述语言 第一节 VHDL的基本结构,KX康芯科技,端口模式,第四章 VHDL硬件描述语言 第一节 VHDL的基本结构 数据类型,常用：std_logic std_logic_vector,“0”正常0 “1”正常1 “Z”高阻 “_”不可能情况 “L”弱信号0 “H”弱信号1 “U”未初始化值 “X ”未知值 “W”弱未知信号值,STD_LOGIC数据可包含如下9种不同取值：,结构体 ARCHITECTURE 结构体作为实体的一部分，用于描述设计实体的逻辑行为，使用时间

18、结构等。基本语句结构如下： ARCHITECTURE 结构体名 OF 实体名 IS 说明语句; BEGIN 功能描述语句; END ARCHITECTURE 结构体名;,配置语句的格式如下： Configuration 配置名 of 实体名 IS for 选配结构体名 end for； end 配置名 ；,第二节 VHDL语言要素及规则,数据对象 一、常数 CONSTANT 定义一个常数主要是为了使设计实体中的某些量易于阅读和修改。常数说明就是对某一常数名赋予一个固定的值。通常在程序开始前进行赋值，该值的数据类型在说明语句中说明。说明格式如下： CONSTANT 常数名：数据类型 := 表达式

19、； CONSTANT a：integer :=11； CONSTANT a：std_logic_vector :=“1011”； 实体中说明（port后）、结构体中说明（begin前）、进程中说明（ begin前），有效范围不同,二、信号 SIGNAL 信号是电子电路内部硬件连接的抽象。它可以作为设计实体中的并行语句模块间交流信息的通道。信号及其相关的延时语句明显地体现了硬件系统的特征。 信号定义语句的格式为： SIGNAL 信号名：数据类型：= 初值； SIGNAL a：bit：= 0； 注意：使用范围为实体、结构体，同一信号只能一次赋值，赋值生效是在进程之后。赋值符号=,三、变量 VARI

20、ABLE 变量只能在进程和子程序中用，是一个局部量，不能将信息带出对它做出定义的当前设计单元。与信号不同，变量的赋值是理想化数据传输，其赋值是立即生效的，不存在任何的延时行为。赋值符号 ：= 变量定义语句的格式为： VARIABLE 变量名：数据类型：= 初值； 例子：P66-3.2.1+ P67-3.2.2,数据类型 一、预定义数据类型 1、std库标准程序包standard中的数据类型 1）布尔量（boolean） 布尔量具有两种状态：false 和 true 常用于逻辑函数，如相等（=）、比较（） 等中作逻辑比较。 如，bit 值转化成boolean 值： boolean_var :=

21、(bit_var = 1);,2）位（bit） bit 表示一位的信号值。 放在单引号中，如 0 或 1。 3）位矢量 （bit_vector） bit_vector 是用双引号括起来的一组位数据。 如： “001100” X“00B10B”,4）字符（character） 用单引号将字符括起来。 variable character_var : character; . . Character_var : = A;,5）整数（integer） integer 表示所有正的和负的整数。硬件实现时， 利用32位的位矢量来表示。可实现的整数范围为： -（231-1） to (231-1) VHDL

22、综合器要求对具体的整数作出范围限定，否则无法综合成硬件电路。,如：signal s : integer range 0 to 15; 信号 s 的取值范围是0-15，可用4位二进制数表 示，因此 s 将被综合成由四条信号线构成的信号。,6）字符串（string） string 是 character 类型的一个非限定 数组。用双引号将一串字符括起来。如： variable string_var : string(1 to 7); string_var := “Rosebud”;,2、IEEE预定义标准逻辑位与矢量 1）std_logic 类型 由 ieee 库中的std_logic_1164

23、程序 包定义，为九值逻辑系统，如下： U：未初始化的， X：强未知的， 0：强0， 1：强1， Z：高阻态， W：弱未知的， L：弱0， H：弱1， -：忽略,2）std_logic_vector 类型 由 std_logic 构成的数组。定义如下： type std_logic_vector is array(natural range) of std_logic; 赋值的原则：相同位宽，相同数据类型。,二、数据类型转换 在VHDL中，不同类型的数据不能直接进行算术或逻辑运算。因此有必要进行数据类型转换操作。 在ieee库的包集std_logic_arith中提供了许多数据类型转换函数，如下

24、所示：,conv_integer(p)：将数据类型为INTEGER，UNSIGNED，SIGNED，STD_ULOGIC或STD_LOGIC的操作数p转换成的INTEGER类型。注意，这里不包含STD_LOGIC_VECTOR。 conv_unsigned(p，b)：将数据类型为INTEGER，UNSIGNED，SIGNED或STD_ULOGIC的操作数转换成位宽为b的UNSIGNED类型的数据。,conv_signed(p，b)：将数据类型为INTEGER，UNSIGNED，.SIGNED或STD_ULOGIC的操作数p转换成位宽为b的SIGNED类型的操作数。 conv_std_logic

25、_vector(p，b)：将数据类型为INTEGER，UNSIGNED，SIGNED或SID_LOGIC的操作数p转换成位宽为b的STD_LOGIC_VECTOR类型的操作数。,三、用户定义的数据类型 1）枚举类型 语句格式如下： TYPE 数据类型名 IS 数据类型定义； 3）数组类型 语句格式如下： TYPE 类型名称 IS ARRAY 整数范围 OF 数据类型；,基本运算符P71,属性 一、信号类型属性 1、信号event:函数的返回值为true或false 气如果在当前的一个相当小的时间间隔内有信号事件发生,返回值为true;如果在当前的一个相当小的时间间隔内没有信号事件发生,则返回值

26、为false。,2、信号last_value:函数将返回一个值,即用来返回该信号在最近一个事件发生以前的值。 二、数值类、范围类和数组属性 数值类属性： dataleft: 返回值为4 dataright: 返回值为0 datahigh: 返回值为4 datalow: 返回值为0,数组属性： datalength:返回值为5 范围类属性： datarange：返回值为4 DOWNTO 0 datareverse_range:返回值为0 TO 4,第三节 VHDL基本并行语句,信号赋值语句 一、一般信号赋值语句 一般形式为： 信号名 = 表达式； 一般信号赋值语句用在结构体中是并行语句，但用在进

27、程、子程序等内部时属于顺序语句。,二、条件信号赋值语句 条件信号赋值语句按照不同的条件对信号赋予不同的值。该语句转入执行的条件是计算表达式中的信号值或条件发生了变化。 格式为： 信号 = 值1 WHEN 条件1 ELSE 值2 WHEN 条件2 ELSE 值3 WHEN 条件n;,三、选择信号赋值语句 选择信号赋值语句根据选择表达式对信号赋予不同的值。该语句转入执行的条件是计算表达式中的信号值或条件发生了变化。 格式为： WITH 条件表达式 SELECT 信号 = 值1 WHEN 条件1, 值2 WHEN 条件2, 值n WHEN 条件n;,进程语句 在进程（PROCESS）模块中包含的语句

28、都是串行执行的，而进程语句自身是一个并行语句，即多个进程语句之间是并行执行的。多个进程模块可以和并行语句组合在一起使用。 书写格式为： 进程名： PROCESS (敏感信号表) IS 说明区 BEGIN 顺序语句； WAIT 语句； END PROCESS 进程标号;,元件例化语句 元件例化语句由两部分组成: 将一个现成的设计实体定义为一个元件的语句 此元件与当前设计实体中的连接说明语句,语句格式如下： - 元件定义语句 COMPONENT 例化元件名 PORT(例化元件端口名表) END COMPONENT ； -元件例化语句 元件例化名：例化元件名 PORT MAP( 例化元件端口名= 连

29、接实体端口名，)；,子程序调用语句 子程序是一个VHDL程序模块，由顺序语句构成，用于完成重复性的计算工作，子程序有两种类型，即过程（Procedure）和函数（Function）。子程序的使用方法只能通过子程序调用及与子程序的界面端口进行通信。每调用一次子程序都意味着增加了一个硬件电路模块，因此，在实际使用时，要密切关注和严格控制子程序的调用次数。,1.过程的调用 语句书写格式如下： 过程名(形参名=实参表达式，形参名=实参表达式)； 2.函数的调用 函数调用与过程调用的方法相似： 函数名（参量表）,块语句 Block语句是结构体中积木化设计语言，适用于复杂项目设计。 书写格式如下： 块标号

30、：BLOCK(保护表达式) PORT(端口表)； 快说明语句； BEGIN 并行语句； END BLOCK 块标号；,第四节 VHDL 基本顺序语句,赋值语句 一、变量赋值语句 格式为： 变量名：=表达式；,条件语句 一、完整的IF语句 格式如下： IF 条件1 THEN 顺序语句 1； ELSIF 条件2 THEN 顺序语句2； ELSIF 条件n THEN 顺序语句n; ELSE 顺序语句 n+1; END IF;,二、不完整的IF 语句 格式如下： IF 条件1 THEN 顺序语句1； ELSIF 条件2 THEN 顺序语句2； ELSIF 条件n THEN 顺序语句n； END IF;

31、,CASE 语句 格式如下： CASE 条件表达式 IS WHEN 条件表达式的值= 顺序语句; WHEN OTHERS = 顺序语句； END CASE;,循环语句 一、简单的LOOP语句 语句格式如下： 循环标号：LOOP 顺序语句； EXIT 循环标号 WHEN 条件; END LOOP 循环标号;,二、循环变量LOOP语句 语句格式如下： 循环标号 ：FOR 循环变量 IN 循环次数范 围 LOOP 顺序语句； END LOOP 循环标号；,三、循环条件LOOP语句 循环标号：WHILE 循环条件 LOOP 顺序语句； END LOOP 循环标号 ；,第五章 数字系统设计方法,第一节

32、组合逻辑电路的设计,一、各类门电路 （布尔方程） U盘/FPGA/gate,LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_arith.ALL; ENTITY gate IS PORT(a2,a1,a0:IN std_logic; y:OUT std_logic); END gate; ARCHITECTURE g OF gate IS BEGIN y=(a1 AND a0) OR a2; END g;,二、编码器和译码器 一般信号赋值语句(布尔方程) U盘/FPGA/gate2_4,第五章 数字系统设计方法,第一节

33、组合逻辑电路的设计,LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_arith.ALL; ENTITY gate2_4 IS PORT(a1,a0:IN std_logic; y0,y1,y2,y3:OUT std_logic); END gate2_4; ARCHITECTURE g OF gate2_4 IS BEGIN y0=NOT a1 AND NOT a0; y1=NOT a1 AND a0; y2=a1 AND NOT a0; y3=a1 AND a0; END g;,二、编码器和译码器 (选择信号赋值语句

34、) U盘/FPGA/gate3_8b,第五章 数字系统设计,第一节 组合逻辑电路的设计,LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY gate3_8b IS PORT (a:IN std_logic_vector(2 DOWNTO 0); y:OUT std_logic_vector(7 DOWNTO 0); END gate3_8b; ARCHITECTURE m1 OF gate3_8b IS BEGIN WITH a SELECT y=11111110WHEN000, 11111101WHEN001, 11111011WHEN010,

35、 11110111WHEN011, 11101111WHEN100, 11011111WHEN101, 10111111WHEN110, 01111111WHEN OTHERS; END m1;,二、编码器和译码器 (IF语句) U盘/FPGA/coda4a3 (4-2优先编码器),第五章 数字系统设计,第一节 组合逻辑电路的设计,LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY coda4a IS PORT (d:IN std_logic_vector(0 TO 3); f:OUT std_logic_vector(0 TO 1); END;

36、 ARCHITECTURE w1 OF coda4a IS BEGIN PROCESS(d) BEGIN IF d(3)=0 THEN f=11; ELSIF d(2)=0 THEN f=10; ELSIF d(1)=0 THEN f=01; ELSE f=00; END IF; END PROCESS; END;,三、多路选择器（多选1）和多路分配器,第五章 数字系统设计,第一节 组合逻辑电路的设计,三、多路选择器（多选1）和多路分配器一般信号赋值语句：选择信号赋值语句： U盘/FPGA/mux42 IF语句： U盘/FPGA/mux43 条件信号赋值语句： U盘/FPGA/mux41 CA

37、SE语句： U盘/FPGA/mux44,第五章 数字系统设计,第一节 组合逻辑电路的设计,四、比较器 （比较语句） U盘/FPGA/com_4,第五章 数字系统设计,第一节 组合逻辑电路的设计,五、加法器和减法器 全加器 ： U盘/FPGA/add4,第五章 数字系统设计,第一节 组合逻辑电路的设计,第五章 数字系统设计,第一节 组合逻辑电路的设计,五、加法器和减法器 全减器 ：,第五章 数字系统设计,第二节 时序逻辑电路的设计,一、基本触发器和锁存器 D（U盘/FPGA/dff1）、T、JK（U盘/FPGA/jkff1）、 锁存器（U盘/FPGA/keep）,二、计数器 N进制计数器（ U盘

38、/FPGA/jsq） 双向（可逆）计数器（ U盘/FPGA/cross）,第五章 数字系统设计,第二节 时序逻辑电路的设计,三、分频器 2分频原理图输入 VHDL输入（U盘/FPGA/dff1） 2n分频 N分频原理图输入 VHDL输入（U盘FPGAdiv_z、 分频数和占空比均可调）,第五章 数字系统设计,第二节 时序逻辑电路的设计,第五章 数字系统设计,第二节 时序逻辑电路的设计,四、计时器 原理图输入（光盘Ldesignch7timer.gdf ） AHDL输入（可移动磁盘time.tdf ）,五、移位寄存器 串入串出： U盘/FPGA/siso 串入并出： 并入串出： 并入并出： U盘

39、/FPGA/pipo,第五章 数字系统设计,第二节 时序逻辑电路的设计,六、序列检测器: U盘/FPGA/xl 当接收到序列100111时，输出为“1”，否则输出为“0”。 状态图,第五章 数字系统设计,第二节 时序逻辑电路的设计,小 结,子模块 组合逻辑电路 基本门电路 编码器和译码器 多路开关和多路分配器 比较器 加法器和减法器 时序逻辑电路 基本触发器和锁存器 计数器 分频器 计时器 移位寄存器 序列检测器,小 结,子模块设计方法 原理图方法 调用库元件：根据需要修改（外部连线、内部电路） 如74138 自建库元件：状态表 - 输出输入函数最简式 如Ldesignch5dec4x16.g

40、df VHDL方法 一般信号赋值语句(布尔方程)：如FPGA/gate2_4 选择信号赋值语句：FPGA/gate3_8b 条件信号赋值语句： FPGA/mux41 CASE语句：FPGA/mux44 比较语句：FPGA/com_4 IF语句：FPGA/coda4a3、全部时序电路 状态机 思 考 题：如何消除险象竞争,第五章第一节第二节小结,设计子模块 组合逻辑电路 基本门电路 编码器和译码器 多路开关和多路分配器 比较器 加法器和减法器 时序逻辑电路 基本触发器和锁存器 计数器 分频器 计时器 移位寄存器 序列检测器,第五章 数字系统设计,第三节 数字系统设计方法和设计技巧,数字系统的设计方法归纳起来有两种： 一、顶底结合的设计方法 比较适合于有电路系统经验的设计人员 二、根据输入输出逻辑关系进行设计的方法 不必考虑系统的内部构成，是初学者常常 采用