计算机硬件技术基础---第五章3.ppt

1、第5章存储系统、5.4高速存储、CPU与主内存速度之间的差异的解决方法：从CPU的角度解决牙齿问题的两种茄子方法：一种是在CPU遇到访问命令时立即启动存储操作，然后CPU继续运行其他命令。如果在主内存数据尚未读取的情况下CPU需要使用牙齿数据，CPU将挂起并等待存储操作。另一种解决方法是防止CPU挂起作业，从而防止编译器生成在读取内存数据之前使用该内容的命令。从内存角度来看，有几种茄子有效的方法。主内存使用更快的技术缩短内存读取时间或增加内存长度。使用并行操作的多通信端口存储；在CPU和主内存之间添加高速缓冲内存(缓存)以缩短读取时间。在每个存储周期中访问几个单词。1，双通信端口存储，2K16

2、位双通信端口存储IDT7133的逻辑块图表，何时崩溃？解决冲突：标识逻辑设置BUSY#=0优先级端口延迟1通信端口，直到完成读写操作并被延迟端口的BUSY#重置。FIFO(先进先出存储器):一端读，一端随着电子工艺的快速发展，出现了3通信端口以上的存储器。2，多体存储(多模块存储)1，顺序寻址，模块数N模块I第一单元地址=ni j，i=0，1，2，m-1，块中地址，块号，M=2L巴士传输周期为存储的交叉存储单元数为M T管道访问需要满足T=M。这样，顺序读取M个字符所需的时间为t1=T (M-1)顺序访问M个字符所需的时间为T2=MTT1，4个体交叉存储的管道式访问示意图。通过改进主内存配置提

3、高存储带宽，T2T1BW1 M存储、水和并行访问的多体交叉内存实际上是能够并行执行多个独立任务的模块化内存。R体交叉内存，每个1/r访问周期启动一个存储操作。存储带宽可以增加到单个存储区域的R倍。通过定量分析，证明交叉存储带宽大于顺序存储带宽。解决方法：(1)内存模块字符长度为计算机总线宽度(2)模块访问的单词的存储周期为T. (3)巴士传输周期为(4)交叉存储的交叉模块数为M。交叉存储假定管道式存储，即每通过一小时延迟一次(1)，这样连续读取m个字符所需的时间为t1=T (m 1)=m m=(2m 1) (2)，因此交叉存储带宽为W1=1/t1=1/(2m-)例如：通过将存储容量设置为32个

4、字符、64位字符长和M=4模块数来交叉配置。存储周期T=200ns，计算机总线宽度64位，巴士传输周期=50ns。询问存储的带宽是多少。如果不交叉组织，存储的带宽是多少？解释：四体交叉内存连续读取4个字符的信息总量为q=64位4=256位4体交叉内存连续读取4个字符所需的时间为t1=t(m-1)=200 ns 350 ns=350 ns=3.510-秒如果未交叉配置，则存储将包含4个单词的信息总量或(1) 1，2，3，100 (2)2，4，6，200 (3)3，6，9，300，解决方案：(1)访问地址是连续的100个地址，每个访问任务可以交叉，访问速度是单个阵列的4倍。(2)访问地址是2的地址

5、序列，因为存储在每四分之一存储周期访问时，存储冲突，即位于地址2和地址6牙齿等存储中，并且位于地址4和地址8牙齿等存储中，所以必须等到存储最后访问结束后才能开始下一次访问。实际上，只能交叉访问两个存储，访问速度是单体的两倍(3)，访问地址是三个间隔的地址序列，存储每四分之一存储周期访问一次时访问的存储分别是3，2，1，0，3，2，1，0。每个属于不同的存储设备，4个存储设备可以完全交叉访问，因此访问速度比单个存储设备快4倍。机器长度为32位，通常设计的存储空间为32米，如果将存储空间扩展到256米，则可以使用多体交叉访问方案将主内存分为8个独立且容量相同的模块M0、M1、M2、M7、每个模块3

6、2M32位。每个都有地址寄存器、一组数据缓冲区，每个都以相同的方式传送CPU和信息，由图0 8、3和连接的内存P143组成。在连接的存储中，一个单词不是通过地址，而是通过其内容的一部分进行搜索。相关存储的基本组件，相关存储发现示例，5.5高速缓冲内存缓存，缓存，主内存与CPU的关系，5.5高速缓冲内存缓存，1，缓存的特征1，缓存是位于CPU与主内存之间的高速小容量，目的2，缓存设置的理论基础是节目访问的局部原理(时间、空间，Cache的原理图，2，Cache的基本原理1，Cache的配置结构，地址映射替换，主内存标记，2，Cache的读写操作CPU读取一个单词时，首先Cache控制逻辑确定牙齿

7、单词是否在Cache中，否则首先，将主内存中具有相应单词的数据块复制到缓存中，然后将牙齿单词CPU传递到。其次，牙齿单词从主内存读取到CPU，包含牙齿单词的数据块从主内存读取到缓存。当CPU访问内存写入单词时，高速缓存控制逻辑根据地址确定该单词是否在高速缓存中。否则，缓存称为“写入失败”。否则，缓存称为“写命中”。当CPU写入缓存未命中时，它直接写入主内存，然后将包含数据的块复制到Cache(称为WTWA方法)中的一行。CPU写入缓存命中时的写入贯穿方法：所有写入操作对缓存和主内存都应用写入策略。当CPU写入缓存命中时，写入操作仅在缓存中执行，而不修改主内存中的相应内容。仅在更换高速缓存行时修

8、改其主内存内容。3 Nc表示高速缓存完成访问的总次数，Nm表示主内存完成访问的总次数，命中百分比H表示CPU访问主内存数据时高速缓存命中的次数占总访问次数的百分比。低效率是CPU访问主内存数据时缓存未命中数与总访问数的比率。如果Tc指示命中时高速缓存的访问时间、TM牙齿高速缓存“未命中”时主内存的访问时间、1-h指示故障率，则高速缓存/主内存系统的平均访问时间ta为：或者，设置r=tm/tc意味着主内存比缓存百分比慢。e已知的高速缓存命中率cache=0.98，主内存比高速缓存慢4倍，主内存访问周期称为200ns，以获取高速缓存/主内存的效率和平均访问时间。失败时渡边杏缓存解决方案访问：Tm=

9、200ns、Tm/Tc=4、Tc=Tm/4=60ns=0.9850 ns(1-0.98)200 ns=53ns e缓存命中率是多少解决方案：由于ta=TC/e:TC=Cache=600.85=51ns(高速缓存访问周期)TM=TCR=51 4=204ns(主内存访问周期)，为了更轻松地说明如下I包含主内存块号，J包含缓存线号，主内存容量为2m块，缓存容量为2c行，每个块包含2b个字符。其中I=0，1，2，2m-1；J=0，1，2，2c-1。1、直接映射直接映射是多对一映射关系。在直接映射方法中，高速缓存的行号J和主内存的块数I根据高速缓存的块数查找高速缓存中的对应行并进行比较(例如，等于、命中

10、、否则失败、根据主内存地址直接访问主内存，其中区号是书本的标记(例如，M=12、B) b=9主内存块数=1MB/512B=2048=211，m=11缓存行数=8KB/512B=16=24，c 128 2)如果主内存的容量为256K，则有多少块？ 214 3)主存款的地址是多少？缓存地址是多少？18，11 4)在直接映射中，主内存中的I块映射到缓存中的哪个块？I mod 128 5)直接映射时，阵列的地址分为多少个段？每段有多少人？直接映射的高速缓存中的8个块，访问主内存以执行读取操作的块地址序列为10110B、11010B、10110B、10000B、00100B、1000b、1000b、1000 b、10010B、十进制22，26，访问顺序整体连接映射方法的主要缺点是比较器电路难以设计和实现，因此仅适用于小容量缓存。，设置完全连接的图像的缓存中有8个，访问主内存以执行读取操作的高速地址序列为10110B、11010B、10110B、10000B、00100B、1000b、1000b、1000 b、10010B、十进制22，访问顺序主内存块存储在高速缓存中的组是固定的。可以映射到该组的行是灵活的。也就是说，存在以下函数关系：0k2r-1组相关映像的优点是映射灵活性