COLD实验课PPT.ppt

1、，CPLD实验指导，2011-10，电子系统设计，1，CPLD实验指导，CPLD实验指导，它们的关系，2011-10，电子系统设计，5，CPLD实验指导，硬件平台介绍，2011-10，电子系统设计，6，CPLD实验指导，硬件平台介绍7，CPLD实验指导，硬件平台介绍，2011-10，电子系统设计，8，基本章节组合逻辑电路设计(1)组合逻辑电路设计(2)时序逻辑电路设计状态机高级文章交通信号灯蜂鸣器播放字符液晶显示器驱动串口通信模数转换器通用串行总线通信开发板其他详细介绍，可编程逻辑器件实验指南，第二版介绍第二版是一个全面的可编程逻辑器件开发软件的奥特拉公司。 它支持原理图、VHDL、Veril

2、ogHDL和AHDL(Altera Hardware Description Language)等多种设计输入形式，并嵌入自己的合成器和模拟器，完成从设计输入到硬件配置的完整的可编程逻辑器件设计流程。(节选自百度百科)，2011-10，电子系统设计，10，CPLD实验指南，Verilog HDL是目前使用最广泛的硬件描述语言。(摘自百度百科)强大。2011-10，电子系统设计，11，可编程逻辑器件实验指南，验证日志简介验证日志强大的实施*。通用硬件描述语言，易于学习和使用。同一电路模型中允许不同抽象层次的描述。Verilog由最流行的综合工具支持。所有制造商都在Verilog合成后提供逻辑仿真

3、组件库，因此制造商可以在更广的范围内被委托。通过编程语言接口，设计者可以用C代码访问Verilog内部的数据。(*摘自Samir Palnitkar Verilog HDL数字设计与合成)，2011-10，电子系统设计，12，可编程逻辑器件实验指南，Verilog极限介绍，2011-10，电子系统设计，13，可编程逻辑器件实验指南，Verilog易于学习和使用，请叫我与门模块和2_gate(a，b，c)；输入a、b；产出c；分配c=一个终端模块，2011-10，电子系统设计，14，可编程逻辑器件实验指南，验证日志允许不同层次的抽象行为描述，2011-10，电子系统设计，15，模块门(A，B，C

4、1，C2，C3，C4，C5)；输入a、b；输出c1、c2、c3、c4、C5；分配C1=a | b；分配C2=a；分配c3=(一个终端模块，可编程逻辑器件实验指南，Verilog允许不同级别的抽象寄存器传输描述，2011-10，电子系统设计，16，模块门(A，B，C1，C2，c3，C4，C5)；输入a、b；输出c1、c2、c3、c4、C5；reg c1、c2、c3、c4、C5；总是(a或b)开始情况(a，b) 2b00:开始C1=0；C2=1；C3=1；C4=1；C5=0；结束，2b01:开始C1=1；C2=1；C3=1；C4=0；C5=1；结束默认值：开始C1=0；C2=0；C3=0；C4=0

5、；C5=0；结束结束结束结束模块，CPLD实验指导，更多Verilog体验硬件语言和高级语言之间的区别，如c，2011-10，电子系统设计，17，模块xxx_gate(din，en，dout)；输入din，en；输出doutreg dout如果(en=1) dout=din，则始终(din或en)开始；否则dout=1bz结束模块，可编程逻辑器件实验指南，更多Verilog，2011-10，电子系统设计，18，模块编码器8_3(q，d)；输入7:0 d。输出2:0 q。reg2:0 q。始终(d)开始案例(d)8 b 0111111: q=3 b 111；8b10111111: q=3b1108b11011111: q=3b1018b11101111: q=3b1008b11110111: q=3b0118 b 1111011: q=3 b 010；8b11111101: