VLSI电路与系统CHAP5P1资料.ppt

1、第五章数字ASIC设计特征、5.1信号分类、静态同步ASIC中的所有信号可分为时钟、控制信号和数据三类茄子。1.简单的时钟信号用于控制所有边缘敏感的触发器，没有其他用途。不受其他信号控制。2.控制信号(例如“允许”和“重置”)用于初始化电路组件，保持其当前状态，从多个输入信号中选择，或将信号传送到其他输出端。某些控制信号可以全部来自同一个允许生成器，但由状态计数器控制。3.数据信号包含数据。这可以是单个位，也可以是总线上的并行数据。静态同步ASIC中的所有信号可以分为三种茄子类型：时钟、控制信号和数据。1.简单的时钟信号用于控制所有边缘敏感的触发器，没有其他用途。不受其他信号控制。2.控制信号

2、(例如“允许”和“重置”)用于初始化电路组件，保持其当前状态，从多个输入信号中选择，或将信号传送到其他输出端。某些控制信号可以全部来自同一个允许生成器，但由状态计数器控制。3.数据信号包含数据。这可以是单个位，也可以是总线上的并行数据。5.2驱动功能、绝对扇出和相对扇出、ASIC由多个功能单元(部件或门)组成，每个功能单元具有一个或多个输入信号。产生一个或多个输出信号。每个输出信号由特定的强度驱动。也就是说，根据牙齿零件的电晶体结构，有一定的驱动力。每个输入部对驱动它的部件(或外部输入部)施加恒定载荷。负载的大小也取决于组合的电晶体结构。单位载荷和单位驱动能力在最小大小逆变器中产生。最小大小逆

3、变器的输出定义为具有单位驱动功能，输入定义为对驱动它的所有电路施加一个单位的负载。在ASIC设计中，术语“扇出”表示添加到每个连接线中的等效单位载荷数。驱动组合与外部输出加入的负载总和是驱动组合输出的绝对发散。在ASIC设计中，“收拢”一词保留原始意义，即连接到部件的输入端数。3输入端“and”语句有3个扇入牙齿。某些CMOS零件的驱动容量小于1，经常使用反相缓冲区来提高这些零件的驱动能力。显示四个逆变器平行的缓冲区。牙齿组合的驱动力为4，负载也为4。另一个有用的概念是相对扇出：绝对扇出与驱动能力之比。右图连接了12个逆变器，提供了绝对扇出为12的驱动容量4的缓冲区。电路节点的相对扇出为3。电

4、路的所有节点上的相对扇出为：CMOS的扇出没有固定限制。节点的相对扇出确定几个茄子特性，特别是确定电路延迟。ASIC性能要求与生产流程相关，通常介于8到16之间。5.3电路延迟，CMOS电路延迟基本上是两部分延迟的总和。传输延迟是因为浇口下的耗尽层充电和放电需要时间。取决于浇口类型、电源供应电压、温度和工艺参数。一般来说，温度越高，载流子的迁移率越低，阻力越高，因此延迟越长。电源供应电压低，驱动输入的上升时间长，传输延迟也增加。惰性延迟的主要原因是输出电路的电容和驱动门的内部阻抗。惰性延迟与传输延迟一样，受环境变化的影响，但与节点的相对扇出成正比。右图显示了总延迟和非活动延迟、传输延迟和相对扇

5、出关系。电路延迟公式可以表示为电路延迟传输延迟10(单位负载的惰性延迟x相对扇出)，惰性延迟的影响除了增加整体电路延迟外，还增加上升时间和下降时间。，5.4风扇的影响，选择门时要考虑风扇的影响。一扇门的债务与其驱动能力之间有一定的关系。考虑2输入和3输入“郑智薰”语句的驱动能力问题。2将输入和非图形用作负载，从正电源向源极消耗电流的能力与逆变器相同。如果两个输入都是逻辑0，那么由于两个P型晶体管的并行电阻，所以最低的源阻抗是基本逆变器的一半。但是，如果两个输入从逻辑0更改为逻辑1，则两个串行N-管传导是逆变器的两倍，输出端高电平下降速度是逆变器的两倍。换句话说，到我的转换延迟了两倍。3输入和非

6、域作为负载，由3个输入逻辑1到第3个N型晶体管带来的另一个串行电阻进一步降低3输入“郑智薰”门的N型管的通过电流容量(到基本逆变器的三分之一)。p型托架的移动率较低，因此这些门的性能比“郑智薰”门等效电路低。获得高性能电路的建议：与碑文比较：与碑文比较。2输入端”或郑智薰“门和3输入端”或郑智薰“门也有类似的关系。5.5边较慢。基本逆变器中电流与输入电压的关系如下图所示。如图所示，输入电压在高和低之间变化时，会产生大电流。因此，边缘缓慢会延长出现大瞬变电流的时间。当信号是添加到边缘敏感部件的时钟时，上升时间长会导致更严重的后果。在同步系统中，由于边缘慢、门限制电压不同、局部引入的噪音，时间线徐

7、璐发生不同的延迟，产生了不想要的所谓“时钟歪斜”现象。时钟歪斜是指有效的时钟边缘在同一时刻不出现，当上升较慢的边缘触发对其他边缘敏感的部件时可能发生。时钟歪斜是同步系统中最严重的问题之一。如果歪斜程度大于对边缘敏感的阵列的输出到下一级别输入的延迟，则影响很明显。移动器上的数据可能丢失，从而导致同步计数器出错。由于适当的时钟缓冲，时钟歪斜可以减小，也可以在角敏感零件的输出和供应的所有角敏感输入端之间添加一些延迟。(David assell、Northern Exposure(美国电视电视剧)、5.6时钟缓冲区、同步系统的时钟(以及其他全局控制线)的负载可能非常大。因此，电路延迟和时钟歪斜可能是不

8、可接受的。克服牙齿问题的方法有两种：线性缓冲区和树缓冲区。5.6.1线性缓冲区，线性缓冲区在信号线上使用一系列缓冲区以逐渐增加驱动强度。每个缓冲区的驱动强度(通常与负载相同)必须与每个节点的相对扇出相同。例如，有驱动对应于64个逆变器的负载的逆变器，同样的负载可以通过一系列中间缓冲器驱动。在每个中间节点上，相对扇出为4。理论上最好的相对扇出为e(271828)，以最小化总延迟。表面上不使用缓冲区似乎比使用缓冲区快。因为后者更多。应用传输延迟和惰性延迟计算公式(每单位负荷的1ns传输延迟和1ns惰性延迟计算)可以实现以下结果：1 .无缓冲电路：总延迟164165NS，2。上例中的线性缓冲电路：总

9、延迟(141) 10(这是因为ASIC中的线宽受到限制，并且电流大时线会发生大电压降)。对于牙齿，建议使用树缓冲区。使用树缓冲时，时钟电路分为多个分支，每个分支的驱动强度呈指数增长。在实际设计中，每个分支通常驱动本地回路的零件。牙齿本地电路内经常有由逆变器和驱动电源缓冲区组成的缓冲区。这样做的另一个好处是，保持信号的符号不变，并在一分点表示一个单位的负荷。请注意，由于不平衡的分支是时钟歪斜的最大来源，因此，这种时钟分配系统的每个分支在所有级别都必须有相同的相对扇出。配线电容器通常是一个节点总负载的重要组成部分，因此设计布局后，必须再次确认相对扇出。用于巴士控制的5.8三状态缓冲区，ASIC可以

10、支持包含多个数据发射器的巴士系统的三状态部件，导致孔刘通信资源管理问题。公共汽车不允许浮动或在高阻抗下，如果有两个或多个数据发射器同时访问而引起的竞争，将渡边杏进行。浮动总线可以在中间电压下，通过总线上所有接收器的N型晶体管和P型晶体管，使接收器通道中的电流过大。争公共汽车也是同样严重的问题。如果两个数据发射器同时尝试从总线的一条线路上取相反的逻辑值，则节点将出现不确定的值，两个数据发射器的电流太大。5.8.1解码器用于巴士数据发射器选择，使用解码器选择巴士数据发射器可以消除巴士浮动或竞争的可能性，并且一次只能选择一个数据发射器。根据牙齿原理设计的典型巴士访问系统如图所示。5.8.2降低巴士负

11、载，如果总线上有大量数据发射器和接收器，则所有数据发射器的容量负载可能会导致性能下降到不可接受的水平。总线的容量负载有三个茄子源，即接收器的输入容量。巴士接线容量；其他数据发射器的输出容量(即使处于高电阻(断线)状态)。提高巴士数据发射器的驱动强度可以克服输入容量和电缆容量问题，但其他数据发射器的电容也随着驱动器强度的增加而增加，驱动器强度反而下降。另一个缺点是，如果三态驱动器功率增加，必须占用筹码面积。解决负载大的问题的第一步是将数据发射器和接收器与总线的两个部分分开，如图所示。数据传输器还可以使用访问总线上的更多三状态缓冲组。在极端情况下，可以通过多路转换器树访问总线。5.10 ASIC设

12、计无效。5.10.1延迟线在军事温度范围(-55 125)内对流程变更非常敏感。在任何设计中，如果延迟线明显或隐秘地包含在内，则测试可能会出现问题。5.10.2 5.10.4节的讨论都与延迟线有关。5.10.2倍频，离散逻辑设计中常用的倍频时钟生成方法是使用延迟线和二次语句生成窄脉冲。倍频必须作为外部电路(例如锁相环等)实现。5.10.3与单稳态触发器、倍频器和延迟线一样，不能保证单稳态触发器的时序关系。如果ASIC设计需要使用单稳定触发器类型的回路，则必须单独解决。5.10.4个内部振荡器旨在将奇数个倒相器配置为闭合回路，从而配置单个筹码振荡器。筹码内振荡器与单稳定触发器和延迟线属于同一类，

13、频率与过程相关，不能保证ASIC设计的频率精度要求。许多ASIC工厂提供片上振荡器作为压力焊接光盘库的零件，必须优先使用牙齿振荡器。通常，可以选择外部频率分量，如晶体，并且有禁止测试的末端。5.10.5 RS触发器异步RS触发器有三个茄子严重缺点：牙齿。第一，在R0和S0中，状态不确定。第二，RS触发器异步运行，如果输入部发生更改，输出值可能会立即更改。第三，最严重的一点是对输入部的尖峰和假信号敏感。5.10.6 JK触发器JK触发电路功能不适合分层设计，使用CMOS时，它占用的硅区域大于D触发器。异步输入还会导致JK触发器出现问题。，5.10.7隐式触发器，设计者可能无意中发生设计错误，组合电路中的反馈循环可能形成隐式触发器