《EDA技术和工具》PPT课件.ppt

1、EDA 技术和工具 Electronic Design Automation: Techniques and Tools Logic Synthesis and Optimization - 逻辑综合与优化 熊晓明 2013年,contents,集成电路设计和EDA ASIC设计流程 前端设计 工艺库 HDL 逻辑综合与优化 各项设计指标的平衡（trade-off） 测试设计（DFT） 后端设计（layout） 实体综合（physical compiler） ECO和Manual Editing 动态时序仿真 静态时序分析 版图验证（Design Rule Checking),逻辑综合与优化

2、感谢： 北京航空航天大学 EDA实验室 夏宇闻 东南大学国家专用集成电路系统工程技术研究中心 时建龙 Cadence Synopsys,利用DC进行逻辑综合 724737305285.html ASIC逻辑综合及Synopsys Design Compiler 的使用 ,FPGA的设计步骤,FPGA开发流程和IC的开发流程相似，主要分为以下几个部分： 1）设计输入，利用HDL输入工具、原理图输入工具或状态机输入工具等把所要设计的电路描述出来； 2）功能验证，也就是前仿真，利用Modelsim、VCS等仿真工具对设计进行仿真，检验设计的功能是否正确；常用的仿真工具有Model Tech公司的Mo

3、delSim，Synopsys公司的VCS，Cadence公司的NC-Verilog和NC-VHDL，Aldec公司的 Active HDL VHDL/Verilog HDL等。仿真过程能及时发现设计中的错误，加快了设计进度，提高了设计的可靠性。 3）综合，综合优化是把HDL语言翻译成最基本的与或非门的连接关系（网表），并根据要求（约束条件）优化所生成的门级逻辑连接，输出vqm/edf/edn等文件，导给CPLD/FPGA厂家的软件进行实现和布局布线。常用的专业综合优化工具有Synplicity公司的Synplify/Synplify Pro、Amplify等综合工具，Synopsys公司的F

4、PGA Compiler II综合工具（Synopsys公司将停止发展FPGA Express软件，而转到FPGA Compiler II平台），Exemplar Logic公司出品的LeonardoSpectrum等综合工具。另外FPGA/CPLD厂商的集成开发环境也带有一些综合工具，如Xilinx ISE中的XST等。,FPGA的设计步骤,4）布局布线，综合的结果只是通用的门级网表，只是一些门与或非的逻辑关系，与芯片实际的配置情况还有差距。此时应该使用FPGA/CPLD厂商提供的实现与布局布线工具，根据所选芯片的型号，进行芯片内部功能单元的实际连接与映射。这种实现与布局布线工具一般要选用所

5、选器件的生产商开发的工具，因为只有生产者最了解器件内部的结构，如在ISE的集成环境中完成实现与布局布线的工具是Flow Engine。 5）时序验证，其目的是保证设计满足时序要求，即setup/hold time符合要求，以便数据能被正确的采样。时序验证的主要方法包括STA（Static TimingAnalysis）和后仿真。在后仿真中将布局布线的时延反标到设计中去，使仿真既包含门延时，又包含线延时信息。这种后仿真是最准确的仿真，能较好地反映芯片的实际工作情况。仿真工具与综合前仿真工具相同。 6）生成并下载BIT或PROM文件(sof/pof/jic)，进行板级调试。在以上几个主要开发步骤当

6、中，属于验证的有功能仿真和时序验证两个步骤，由于前仿真和后仿真涉及验证环境的建立，需要耗费大量的时间，而在STA中对时序报告进行分析也是一个非常复杂的事情，因此验证在整个设计流程中占用了大量的时间，在复杂的FPGA/IC设计中，验证所占的时间估计在6070之间。相比较而言， FPGA设计流程的其他环节由于需要人为干预的东西比较少，例如综合、布局布线等流程，基本所有的工作都由工具完成，设置好工具的参数之后，结果很快就可以出来，因此所花的时间精力要比验证少的多。,相关软件,主要用到的软件有两个：Synplify和Quartus Snplify 用来做综合 Quartus 用来做布局布线、时序验证、

7、生成烧录文件,什么是逻辑综合与优化？,在集成电路设计领域，综合是指设计人员 完成HDL对系统逻辑功能的描述后，在一个包含众多结构、功能、性能均已知的逻辑元件的逻辑单元库的支持下，将系统转换成使用这些基本的逻辑单元组成的逻辑网络结构实现。 这个过程一方面是在保证系统逻辑功能的情况下进行高级设计语言到逻辑网表的转换； 另一方面是根据约束条件对逻辑网表进行时序、面积和功耗的优化。,逻辑综合与优化,在实际的ASIC设计流程中，逻辑综合将使用硬件逻辑描述语言如verilog、VHDL等描述的寄存器传输级(RTL)描述，转换成使用逻辑单元库中基本逻辑单元描述的门级网表电路，如下图所示。 下图中，逻辑单元库

8、由提供后端支持的厂商提供。逻辑单元库中包括实现逻辑电路所需的具体的逻辑基本单元，如与门、非门和触发器等，并定义了它们的电气特性。 在综合过程中，综合工具一方面根据这些基本的逻辑单元生成与RTL模型所描述一致的逻辑电路，另一方面根据这些逻辑单元的电气特性对电路进行优化。,逻辑综合与优化,综合工具和要点,综合是把 Verilog HDL源代码通过综合工具， 转变为相应工艺的门级逻辑表示的一个过程； 在综合之前， Verilog HDL源代码的风格必须 经过严格检查，仅仅符合语法不一定能综合； 不同的综合工具性能有差别，支持的Verilog HDL源代码的语法集合和风格也略有差别。 综合工具必须在已

9、知基本逻辑单元库的前提 下，才能进行综合。,仿真和综合工具概述,常用的仿真工具： - Verilog -XL - NC -Verilog - ModelSim - VeriBest - ViewLogic - . . . . .,常用的综合工具： - Synplify - Exemplar - Synopsys Express - Synopsys Designer - . . . . .,逻辑综合与优化,从上图可以看出，综合是将逻辑电路的寄存器传输级表现形式转换成为门级网表的表现形式。 综合的输入是寄存器传输级电路描述，综合的输出是门级网表。 寄存器传输级电路描述是对门级网表的抽象，门级网表

10、是采用实际的逻辑库单元对寄存器传输级电路的实现。 门级网表主要包含两个部分：第一个部分是实现逻辑功能的基本逻辑单元及它们之间的连接方式；第二个部分是这些逻辑单元的时序关系。,RTL代码编辑,编写RTL级代码必须能够被综合工具很好地综合成逻辑电路，并且保证满足时序和资源要求。良好的RTL级代码编写风格能够在代码综合时较快地满足时序的要求，同时避免综合过程中出现的问题，保证综合出来的网表电路同RTL级代码功能的一致性。 如果知道RTL代码的编写方法同综合出的电路之间的对应关系，就能在编写RTL级代码模型的过程中利用综合阶段的信息反馈，从而得到高质量的设计。,RTL代码编辑与电路,优先级的if语句设

11、计 例：四选一的逻辑，采用多个连续的if判断。 module mult_if (a, b, c, d, sel, z); input a, b, c, d ; input 3:0 sel ; output z ; reg z; always (a or b or c or d or sel) begin z = 0 ; if (sel 0) z= a ; if (sel 1) z= b ; if (sel 2) z= c ; if (sel 3) z= d ; end endmodule,RTL代码编辑与电路,RTL代码编辑与电路,无优先级的if语句设计 例：四选一的逻辑，采用单个if els

12、e 的结构。 module single_if (a, b, c, d, sel, z); input a, b, c, d ; input 3:0 sel ; output z ; reg z; always (a or b or c or d or sel) begin z = 0 ; if (sel 3) z = d ; else if (sel 2) z = c ; else if (sel 1) z = b ; else if (sel 0) z = a ; end endmodule,RTL代码编辑与电路,HDL的设计方法与技巧,module syn1(in1, in2, in3,

13、 in4, out1); input 2:0 in1, in2, in3, in4; output 3:0out1; assign out1 = in1 + in2 + in3 + in4; endmodule,代码对综合的影响,加法电路1,HDL的设计方法与技巧,module syn2(in1, in2, in3, in4, out1); input 2:0 in1, in2, in3, in4; output 3:0out1; assign out1 = (in1 + in2) + (in3 + in4)； endmodule,加法电路2,HDL的设计方法与技巧,综合的一般原则 不使用初始

14、化语句 不使用延时语句 不使用循环次数不确定的语句，如forever, while等 尽量采用同步方式设计 尽量采用行为语句完成设计 always过程块描述组合逻辑，应在敏感信号表中列出所有输入信号 所有的内部寄存器都应该可以被复位 避免使用锁存器 组合逻辑采用阻塞赋值，时序逻辑非阻塞赋值,HDL的设计方法与技巧,HDL编码指导 复位 采用统一的全局复位信号，FPGA和CPLD的全局复位信号通过专用通道连接内部所有资源，确保有固定的时延，避免采用内部产生的复位信号。 时钟 采用单一的全局时钟信号，时钟连接到全局时钟管脚上。不要使用时钟信号做数据信号，也不要使用数据信号做时钟信号 如何消除毛刺

15、利用D触发器的输入端对毛刺信号不敏感的特点，在组合逻辑电路的输出端用D触发器进行采样。,HDL的设计方法与技巧,提高系统运行速度的方法 修改电路提高系统速度 直接修改电路: 电路描述风格影响电路的结构，进而影响电路运行的速度 流水线技术 合理利用CPLD资源 修改软件配置提高系统速度 器件选择 局部逻辑分析控制 打包,HDL的设计方法与技巧,流水线技术的概念及应用 同步时序逻辑系统关键路径就是从任何寄存器的输出到 其他寄存器 输入之间的最大延迟。 为缩短复杂逻辑的延迟路径，可在组合逻辑之间插入触发器，从而形成了流水线。 以两个16位无符号数的乘法为例:,综合步骤,下面将以synopsys 的d

16、esign compiler为例，介绍综合的一些基本步骤。 1、文件准备： 在综合过程中，所涉及到的文件多且繁杂，不同种类的文件格式和作用也都不同。所以必须采用 系统的方法来管理数据文件。这包括两个方面：一方面是文件的管理，另一方面是文件的组织。 在文件的管理过程中，采用特殊的文件扩展名来表示文件的格式和功能是非常重要的方法。这样不仅有利于文件的建立，使用和后续的升级，而且有利于提高文件的使用效率和开发人员之间的合作效率。常用的文件扩展名如下表。,文件扩展名,在文件的组织过程中，为了对文件进行有效的控制，简化文件的使用和查找，必须采用一定的文件目录结构，将文件一一对应放置。文件目录结构的选择和

17、采用的综合策略有关。 综合策略分为两种： 一种是自上而下(TopDown)， 一种是自下而上(BottomUp)。 这两种综合策略适合的目录组织结构分别如下图所示。,综合工具利用逻辑单元库中的逻辑器件将RTL逻辑描述文件进行编译和优化，转换成门级电路。选择和设置逻辑单元库是综合过程开始的前提。 （1）选择半导体厂商 逻辑单元库的选择和采用的后端工艺有很大的联系。很多厂商都能够提供后端的支持，应当根据产品功能和效率的要求，选择合适的半导体厂商，采用相应的逻辑单元库和工艺。在选择半导体厂商的过程中，应当考虑下面的因素：,2、 选择和设置逻辑单元库,物理特性； 功耗要求； 封装要求； 时钟树实现方案

18、； 布局布线； 设计中能使用的模块组件，如RAM等； 可直接使用的IP核； 提供的测试和扫描链策略(DFT)。,(2) 设置综合库文件 下表是在逻辑综合过程中DC要设置的库文件参数。,目标库中包含了所提供的库逻辑单元的功能和特性。逻辑单元的特性包括逻辑单元名、引脚名、面积、时延参数和引脚的驱动能力。同时，目标库还定义了工作条件和wire load模型。在综合过程中，DC使用目标库中定义的基本单元实现RTL级的逻辑功能描述，利用器件特性和wire load模型计算数据路径时延，对逻辑电路进行优化。,目标库和链接库通常设为相同的值，如 target_librarylss4e_ss85.db lss

19、4e_lvio_ss85.db lss4e_mbbrar_ss85.db link_library = * LMW.db + target_library 由于综合后的设计模块在内存中同样是以库的形式表示，因此在设置链接库时，还应该加上“*“，从而让DC在连接步骤中能够找到这些处于内存中的已经编译过的设计模块。,在启动Design Compiler时需要设置初始环境，初始环境由一个名为.synopsys.setup的文件配置，DC在运行开始时，在当前的目录下首先查找并读取该文件，完成综合环境的初始化。在$synopsys_root/setup目录下，DC提供了一个.synopsys.setup

20、的原始文件，其中包含了DC在启动时的一些基本配置。如果要改动这些基本配置，在本地的.synopsys.setup文件中更改这些属性即可。本地的.synopsys.setup文件主要是指定查找路径和库文件，相应的代码如下所示。,3、初始环境设置,/* configure search path */ search_path = search_path + ./lib search_path = search_path + ./src /* Define the target technology library, symbol library, and link libraries */ tar

21、get_library = lsi_10k.sdb link_library = target_library + “*” designer = “your name” company = “synopsys, inc.” /* Define path directories for file locations */ source_path = “./src/” script_path = “./src/” log_path = “./db/” netlist_path = “./netlist”,design compiler提供两种读取设计文件的方式 (a) 使用read_file命令。 dc_shell read_file -format design_file (b) 使用analyze和elaborate命令。 dc_shell analyze -format design_file dc_shell leaborate design_file 使用analyze命令对设计的顶层和所有的子模块进行自下而上的分析，同时检查代码是否有错，生成RTL库的对象，并存在指定的位置； 使用elaborate命令对analyze的结果进行进一步分析，对HDL设计进行整合，构建出和工