第19章-寄存器和计数器.ppt

1、第19章寄存器和计数器、19.1寄存器19.2同步计数器19.3异步计数器19.4任意二进制计数器的构成方法练习问题19、19.1寄存器、19.1.1数字寄存器数字寄存器是用于存储二进制代码的电路。 图19.1是利用触发器的存储功能而构成的寄存器，由d触发器(F0F3个构成，具有D0D3个数据输入端子和Q0Q3个输出端子。 CP是脉冲输入端，R D是各触发器的清除端，低电平有效。 图19.1比特数字寄存器、19.1.2移位寄存器1 .单向移位数字寄存器图19.2表示由4个d触发器构成的4比特右移位寄存器，其中F3是最高数字触发器，F0是最低数字触发器4个触发器共享相同的脉冲CP信号，因此同步定

2、时电路与F0的D0端子是串行输入，在每次到达CP边缘时，输入的数字被转移到F0触发器，但是各触发器的状态因CP脉冲而同时被转移到下一位触发器另外，有图19.2位右移寄存器、例如19.1串行数据1011的设置，被依次输入4位右移寄存器，试做了4位右移寄存器的电路、状态表和动作波形图。 解释从题意出发描绘图19.3所示的电路图和波形图，状态表示在表19.1中(输入数据为1011 )。图19.3例19.1图(a )例19.14位右移位寄存器的电路、图19.3例19.1图(b )例19.1波形图、表19.14位右移位寄存器状态表、2 .双向移位寄存器由单向移位寄存器的动作原理可理解另外，图19.4位双

3、向移位寄存器74LS194管脚图、表19.24位双向移位寄存器74LS194菜单、19.2同步计数器、19.2.1同步二进制计数器1 .同步二进制相加计数器根据二进制相加的规则计算一个根据上述的规则，最低的3位全部改变了状态，但是第4位没有改变。 利用这一特征，如图19.5所示，能够使用JK触发器来构成4位同步二进制相加计数器。 从该图可知，各触发器被同一CP脉冲控制，该触发器的反转与CP脉冲的下降沿同步。 图19.5的4比特同步二进制相加计数器的逻辑图示出图19.5的定时电路的分析如下。 输出方程式： C=Q3Q2Q1Q0的驱动方程式： j0=k0=1j1=k1=qn0j2=k2=q n1q

4、n0=k3=qn2q n1qn 0可通过在触发器的特性方程式中代入驱动方程式的状态方程式而得到根据状态转移表，如图19.6和图19.7所示，能够描绘状态转移图和各个触发器输出端的波形图。 图19.6位同步二进制相加计数器状态转换图、图19.7位同步二进制相加计数器波形图、2 .同步二进制减法计数器如从二进制减法计数器的运算规则可知，每当从多位二进制输入1计数脉冲时，最低位触发器反转图19.8的4位同步二进制减法计数器的逻辑图可从图19.8的逻辑电路写入驱动方程式3360，将驱动方程式代入JK触发器的特性方程式，从而得到电路的状态方程式：从状态方程式，建立状态转移表19.4。 在这里，c是进位。

5、 表19.4位同步二进制减法计数器状态转移表可以根据状态转移表来描绘状态转移图19.9和各个触发器输出端子的波形图19.10。图19.9位同步二进制减法计数器状态转换图，图19.10位同步二进制减法计数器各触发器输出端的波形，19.2.2同步十进制计数器1 .同步十进制加法计数器图19.11表示由4个JK触发器和门电路构成的同步十进制加法计数器图19.11同步十进制相加计数器的逻辑图根据图19.11的逻辑关系写出电路的驱动方程式： j0=k0=1j1=k1=qn3qn0j2=k2=q n1qn0j3=k3=qn2q n1qn 0，并且在表19.5同步十进制相加计数器状态转换表图19.13中示出

6、根据图19.12的触发器的输出端子的波形图。 图19.12同步十进制相加计数器状态转换图、图19.13同步十进制相加计数器触发器输出端子波形图、2 .同步十进制相减计数器图19.14示出同步十进制相减计数器的逻辑图图19.14同步十进制减法计数器的逻辑图、19.3异步计数器、19.3.1异步二进制计数器1 .异步二进制加法计数器图19.15表示由JK触发器构成的4位异步二进制加法计数器的逻辑图。 另外，图19.15异步二进制加法计数器的逻辑图基于图19.15的逻辑图，能够分别导出时钟方程式、驱动方程式、状态方程式。 时钟方程式： CP 0=CP、CP 1=Qn0、CP2=Qn1、CP3=Qn2

7、驱动方程式： J0=K0=1、J1=K1=1、J2=K2=1，图19.16非同步二进制相加计数器的状态转移图如图19.17所示图19.17异步二进制相加计数器状态转换波形图，2 .异步二进制减法计数器图19.18示出由JK触发器构成的4位异步二进制减法计数器的逻辑图。 另外，图19.18的4位异步二进制减法计数器的逻辑图，能够根据图19.18所示的逻辑图，分别写出时钟方程式、驱动方程式、状态方程式。 时钟方程式： CP0=CP、CP1=Qn0、CP2=Qn1、CP3=Qn2驱动方程式： J0=K0=1、J1=K1=1、J2=K2=1，图19.19比特异步二进制减法计数器的状态转移图如图19.2

8、0所示图19.20位非同步二进制减法计数器输入输出波形图，19.3.2非同步十进制加法计数器图19.21表示非同步十进制加法计数器的逻辑电路，由4个JK触发器构成，对4位非同步十进制加法计数器进行修正后，得到00001001的修正10个可以从能够跳过10101111的图19.21所示的逻辑图，分别导出时钟方程式、驱动方程式、输出方程式。 另外，图19.21非同步十进制加法计数器的逻辑图，时间校正方程式： CP 0=CP、CP 1=Qn0、CP 2=Qn1、CP3=Qn 0=CP1驱动方程式： J0=K0=1； 图19.22表示J1=Qn3，K1=1 J2=K2=1 J 3=Qn 2Qn 0，K

9、3=1输出方程式： C=Qn3Qn0，状态方程式：的状态迁移。 图19.22异步十进制相加计数器的状态转换图能够示出触发器的输入端子和输出端子的波形图，如图19.22到图19.23所示。 图19.23异步十进制加法计数器的触发器输入/输出端波形图、19.4任意进制计数器的配置方法、19.4.1中型集成电路计数器1.4位同步二进制加法计数器图19.24示出用于集成四位同步二进制加法计数器74LS161的逻辑功能图。 在表19.6中示出了图19.24 74LS161芯片管脚图和74LS161的功能(“/”是上升边缘)。 表19.6 74LS161菜单、2 .同步二进制可逆计数器图19.25是4位同

10、步二进制可逆计数器74LS191的芯片管脚图，其逻辑功能示于表19.7 (“”是上升沿)。图19.25 74LS191芯片管脚图、表19.7 74LS191逻辑菜单、3 .同步十进制计数器1 )同步十进制加法计数器图19.26是综合十进制同步加法计数器74LS160芯片管脚图，其逻辑功能如表19.8所示(是上升沿)。 图19.26 74LS160芯片管脚图，表19.8 74LS160逻辑菜单，2 )同步十进制可逆计数器图19.27是集成十进制同步可逆计数器74LS190芯片管脚图，其逻辑功能在表19.9中示出(“”是上升沿)。 图19.27 74LS190芯片管脚图，表19.9 74LS190

11、逻辑菜单，4 .异步计数器图19.28(a )是集成异步二五十进制计数器74LS290芯片管脚图。 实际上是1位的二进制数器和1个5进制计数器这2个部分的组合，图19.28(b )是74LS290的电路结构图。 图中的R0A和R0B是位置0输入端，S9A、S9B是位置9输入端。 表19.10是74LS290的菜单。 图19.28 74LS290 (a )芯片引脚图。 (b )电路构成图、表19.10 74LS290的逻辑菜单、菜单之后的74LS290的逻辑功能是：当异步组0功能： R0=R0AR0B=1、S9=S9AS9B=0时，计数器组0与时钟脉冲CP无关异步组9功能： r 0 计数功能：

12、R0AR0B=0、S9AS9B=0时，计数器变为计数动作状态。 一般分为4种情况进行讨论的： (1)计数脉冲在从CP0侧输入、从Q0输出时，构成1位的二进制计数器。 (2)计数脉冲从CP1侧输入，输出为Q3Q2Q1时，构成异步五进制计数器。 (3)将q 0连接到CP1时，在从CP0侧输入计数脉冲，输出为Q3Q2Q1Q0时，构成十进制异步计数器。 (4)将q 3连接到CP0时，在从CP1侧输入计数脉冲，从上位向下位输出Q3Q2Q1Q0时，构成5421BCD码的异步十进制加法计数器。19.4.2构成任意的二进制计数器的方法1 .用复位方法构成任意的二进制计数器复位方法，也称为异步归零方法，当计数器

13、从S0开始计数时，在输入m个脉冲时，电路变为SM状态。 对SM状态进行解码，向计数的异步集0端子加上异步集0信号后，电路一旦变为SM状态就立即复位，返回S0状态。 因为跳过了NM的状态，所以得到了m进制计数器。 图19.29示出通过复位方法的m进制计数器的示意图，其中虚线箭头示出SM只出现在很小的时间段内。 图19.29复位方法产生m进制计数器的示意图，例子19.2试用74LS161构成10进制计数器。 基于解复位法的电路布线如图19.30所示。 另外，图19.30的例子19.2电路图，例子19.3试用74LS160构成七进制计数器。 基于解复位法的电路布线如图19.31所示。图19.31例1

14、9.3电路图、2 .用设定方法构成任意的二进制计数器的例子19.4试用74LS160构成7二进制计数器(用设定方法实现)。 由于分析器74LS160是十进制同步计数器，所以存在校正的10个00001001操作状态。如图19.32所示，如果操作状态能够超过三个状态，就能够配置七进制计数器。 另外，图19.32的状态图像通过74LS160的功能得知必须在CP时钟控制下完成预设处理，并且可选择分别如图19.33(a )和(b )所示的两个方案。 图19.33的示例19.4电路图使用通过使用电路方案1 (b )的电路方案2和3 .计数器的级联来获得具有大容量的n进制计数器的示例19.5个同步十进制相加

15、计数器74LS160，构成一个同步十进制计数器。 由于分析器74LS160是十进制计数器，因此在级联之后的1010正好是一百进制计数器，如图19.34所示。 在图19.34中，通过对例如19.6个四比特二进制同步加法计数器74LS161进行测试而构成五十进制计数器。 当选择部分105 (或510 )即第一片段是十进制数并且第二片段是五进制数时，可以通过串联两个片段来配置五十进制计数器，如图19.35所示。、图19.35示例19.6电路图、19.4.3计数器应用示例1 .计数解码图19.36是由74LS290构成的二十进制计数器，74LS48构成七级显示解码器，七级LED构成百进制显示器，能够通过计数脉冲的连续作用完成099计数。 图19.36二进制五十进制计数器，2 .脉冲分配图19.37示出由4位同步二进制计数器74LS161和解码器74LS138构成的脉冲分配器的逻辑电路和输出电压波形图。 图19.37脉冲分配器、练习问题19、1 .问题图19.1所示的电路的功能分别用方