第六章_时序逻辑电路.ppt

1、第六章 时序逻辑电路的分析与设计,6.1 时序逻辑电路的基本概念,6.2 同步时序逻辑电路的分析,6.3 同步时序逻辑电路的设计,6.4 异步时序逻辑电路的分析,6.5 若干典型的时序逻辑集成电路,本章教学目标,1、熟练掌握时序逻辑电路的描述方式及其相互转换。,2、熟练掌握时序逻辑电路的分析方法,3、熟练掌握时序逻辑电路的设计方法,4、熟练掌握典型时序逻辑电路计数器、寄存器、移位寄存器的逻辑功能及其应用。,6.1 时序逻辑电路的基本概念,6.1.1 时序逻辑电路的模型与分类,6.1.2 时序电路逻辑功能的表达,6.1 时序逻辑电路的基本概念,时序电路是状态依赖的，故又称为状态机。,本章将只限于

2、讨论有限数量的存储单元构成的状态机，即有限状态机（FSM)。,时序逻辑电路具有以下主要特征：,时序逻辑电路由组合逻辑电路和存储电路组成。,时序逻辑电路的状态与时间因素相关，即时序电路在任一时刻的状态变量不仅是当前输入信号的函数，而且还是电路以前状态的函数，时序电路的输出信号由输入信号和电路的状态共同决定。,6.1 时序逻辑电路的基本概念,6.1.1 时序逻辑电路的模型与分类,1. 时序电路的模型,*电路由组合电路和存储电路组成。,*电路存在反馈。,结构特征:,输入信号,输出信号,激励信号,状态信号,输出方程: Of1(I，S),激励方程: Ef2(I，S),状态方程 : Sn+1f3(E，Sn

3、),表达输出信号与输入信号、状态变量的关系式,表达了激励信号与输入信号、状态变量的关系式,表达存储电路从现态到次态的转换关系式,6.1.1 时序逻辑电路的模型与分类,2、时序电路的分类,时序电路,6.1.1 时序逻辑电路的模型与分类,异步时序电路,脉冲异步时序电路：,对脉冲边沿敏感，由触发器构成,电平异步时序电路：,对电平敏感，由锁存器构成,6.1.1 时序逻辑电路的模型与分类,异步时序电路的状态变化取决于输入信号序列； 各存储状态的转换因存在时间差异而可能造成输出状态的短时不稳定； 这种不稳定状态有时是难以预知的，给电路设计和测试带来困难。,同步时序逻辑电路：存储电路内所有触发器的时钟输入端

4、都接于同一时钟脉冲源，触发器状态更新同时发生。,目前比较复杂的时序电路广泛采用同步时序电路,6.1.1 时序逻辑电路的模型与分类,6.1.2 时序电路逻辑功能的表达,回顾：组合电路的逻辑表达 逻辑表达式（一组输出方程）、真值表、卡诺图、波形图,时序电路的逻辑表达 方程组、状态表、状态图和时序图,输出方程组、激励方程组、状态方程组,方程组、状态表、状态图之间可以相互转化,时序图,输出方程,激励方程组,状态方程组,1. 逻辑方程组,6.1.2 时序电路逻辑功能的表达,6.1.2 时序电路逻辑功能的表达,2. 状态表,6.1.2 时序电路逻辑功能的表达,0 0 / 0,0/0,1/0,0/1,1/0

5、,0/1,1/0,0/1,1/0,3.根据状态表画出状态图,6.1.2 时序电路逻辑功能的表达,4. 时序图,根据状态表画出波形图,6.1.2 时序电路逻辑功能的表达,6.2.1 分析同步时序逻辑电路的一般步骤,6.2.2 同步时序逻辑电路分析举例,6.2 同步时序逻辑电路的分析,时序逻辑电路分析的任务：,分析时序逻辑电路在输入信号的作用下，其状态和输出信号变化的规律，进而确定电路的逻辑功能。,列出电路状态表或画出状态图、工作波形图。,分析过程的主要表现形式:,6.2 同步时序逻辑电路的分析,3.确定电路的逻辑功能。,1.根据给定的同步时序电路图写出逻辑方程组,（1）对应每个输出变量导出输出方

6、程，组成输出方程组； （2）列出各触发器的激励（驱动）方程，即激励方程组；,（3）将激励方程代入相应触发器的特性方程，求得各触发器的次态方程，组成状态方程组。,2.根据状态方程组和输出方程组，列出该时序电路的状态表，画出状态图或时序图。,6.2.1 分析同步时序逻辑电路的一般步骤,例6.2.1： 试分析如图所示时序电路的逻辑功能。,6.2.2 同步时序逻辑电路分析举例,电路是由两个T 触发器组成的同步时序电路,解：,(1)了解电路组成,6.2.2 同步时序逻辑电路分析举例,(2) 根据电路列出三个方程组,激励方程组: T0=A T1=AQ0,输出方程组: Y=AQ1Q0,将激励方程组代入T触发

7、器的特性方程得状态方程组,6.2.2 同步时序逻辑电路分析举例,(3) 根据状态方程组和输出方程列出状态表,Y =A Q1Q0,6.2.2 同步时序逻辑电路分析举例,(4) 画出状态图,6.2.2 同步时序逻辑电路分析举例,(5) 画出时序图,6.2.2 同步时序逻辑电路分析举例,(6) 逻辑功能分析,当A=0时，电路状态保持不变； 当A=1时，在CP上升沿到来后电路状态值加1，一旦计数到 11状态，Y 输出1，且电路状态将在下一个CP上升沿回到00。 电路是一个由信号A控制的可控二进制计数器。 输出信号Y的下降沿可用于触发进位操作。,6.2.2 同步时序逻辑电路分析举例,6.2.2 同步时序

8、逻辑电路分析举例,Y=AQ1Q0,低电平干扰,两次进位触发脉冲,例6.2.2 分析图6.2.4所示同步时序逻辑电路,（1）写出各逻辑方程组,输出方程组,Z=Q1 Q0,J0= K0=1 J1= K1= AQ0,激励方程组,将驱动方程代入相应JK触发器的特性方程，求得各触发器的次态方程为：,= AQ0n Q1n,状态方程组,J0= K0=1 J1= K1= AQ0,由输出方程和状态方程得状态表如下,(2) 列出状态表,(3) 画出状态图,A=0,A=1,（4）画出时序图,Z,Q0,A,Q1,（4）逻辑功能分析：,初始状态为Q1nQ0n=00,为一个可逆计数器,A=0，加法计数器，Z下降沿可作进位

9、触发信号,A=1，减法计数器，Z上升沿可作借位触发信号,例6.2.3 分析图6.2.7所示同步时序电路,解：电路没输入信号,驱动方程组,各D触发器的状态方程组,Q1n+1 = D1 =Q0n,Q2n+1 = D2 =Q1n,输出方程组,（1）写出各逻辑方程组,Z0=Q0 ; Z1=Q1 Z2=Q2,（2）列状态表,1 0 0 1 1 0 0 0 1 0 1 0 1 0 0 1 1 0,Q1n+1=Q0n；,Q2n+1 =Q1n 得表,根据状态方程:,0,0,（3）画状态图,1,0,0,1,输出就是状态 故表中不单列,由状态表可画出状态图如下：,（4）画时序图,（5）逻辑功能分析,为脉冲分配器或

10、节拍脉冲产生器。,若此电路由于某种原因进入无效状态时，在CP脉冲作用后，电路自动回到有效序列，这种能力称为电路具有自启动能力,根据状态图画出时序图,电路在CP作用下，把宽度为1TCP的脉冲依次分配给各Q端，,米利型和穆尔型时序电路,总结：,电路输出仅仅取决于各触发器的状态，而不受电路当时的输入 信号影响或没有输入变量，这类电路称为穆尔型电路,穆尔型电路,总结：,如前所述，对于图6.2.1所示的米利型电路，若输入信号A存在较大噪声，则可能错误地触发进位操作，如图6.2.3中所示。,如果删除A和与门G2输入之间的连线，将米利型电路转化为穆尔型。 能使输出信号Y仅取决于电路的状态，其变化始终与时钟同

11、步。,输入信号A影响电路状态的时间仅限于CP脉冲上升沿前后的瞬间，从而提高了电路的抗干扰性能。,如前所述，对于图6.2.1所示的米利型电路，若输入信号A存在较大噪声，则可能错误地触发进位操作，如图6.2.3中所示。,Y=AQ1Q0,Y=Q1Q0,6.3 同步时序逻辑电路的设计,6.3.1 设计同步时序逻辑电路的一般步骤,6.3.2 同步时序逻辑电路设计举例,同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。,6.3.1 设计同步时序逻辑电路的一般步骤,同步时序电路的设计过程,（1）由给定的逻辑功能建立原始状态图和状态表,6.3.1 设计同步时

12、序逻辑电路的一般步骤,明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号。同步时序电路的时钟脉冲CP一般是不作为输入变量考虑的。, 找出所有可能的状态和状态转换之间的关系。不同的状态可先以字符a,b,c 表示。可以假定一个初始状态，以该状态作为现态，根据每一个可能的输入组合作用下确定输出及次态。以此类推，直到把每一个状态的输出和向下一个可能转换的状态全部找出后，则建立起原始状态图。, 根据原始状态图建立原始状态表。,（2）状态化简,目的：求出最简状态图,方法：,合并等价状态:去掉等价状态中一态圈及由此圈出发的方向线，将指向该圈的方向线指向另一等价态。,等价状态：,原始状

13、态图中，有两个或两个以上的状态，在任何相同输入的条件下，不仅有相同的输出，而且向同一个状态转换,举例,（3）状态编码,（4）选择触发器的类型及个数,（5）求电路的输出方程组及触发器的激励方程组,（6）画逻辑电路图，并检查自启动能力,对每一状态指定一个二进制代码,状态编码：,一般采用自然二进制码,画出编码形式的状态图及状态表,M是状态个数,n是触发器个数，,根据编码后的状态表和触发器的驱动表可求得电路的输出方程和驱动方程,有些同步时序电路设计中会出现没有用到的无效状态，当电路上电后有可能陷入这些无效状态而不能退出,因此，设计的最后一步应检查电路是否能进入有效状态，即是否具有自启动能力。,例6.3

14、.1 用D触发器设计一个8421BCD码同步十进制加计数器.,（1）列出状态表,解：,计数器实际上是对时钟脉冲进行计数，每来一个时钟脉冲，计数器状态改变一次。 8421 BCD码十进制加计数器在每个时钟脉冲作用下，触发器输出编码值加1，编码顺序与8421 BCD码一致，每十个时钟脉冲完成一个计数周期。 由于电路的状态数、状态转换关系及状态编码等都是明确的，即分析电路功能，画状态图，状态化简，状态编码，选择触发器等步骤无需考虑，因此设计过程较简单。,6.3.2同步时序逻辑电路设计举例,10进制共有10个状态，需4个D触发器构成，得状态表如下：,表631 8421码十进制同步计数器的状态表和驱动表

15、,计数脉冲 CP的顺序,现态 次态 激励信号,0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 2 0 0 1 0 0 0 1 1 3 0 0 1 1 0 1 0 0 4 0 1 0 0 0 1 0 1 5 0 1 0 1 0 1 1 0 6 0 1 1 0 0 1 1 1 7 0 1 1 1 1 0 0 0 8 1 0 0 0 1 0 0 1 9 1 0 0 1 0 0 0 0 1 0 1 0 x x x x 1 0 1 1 x x x x 1 1 0 0 x x x x 1 1 0 1 x x x x 1 1 1 0 x x x x 1 1 1 1 x x x x,0

16、 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 0 0 1 0 0 0 0 x x x x x x x x x x x x x x x x x x x x x x x x,（2）求驱动方程组并同时得到状态方程组,（3）画逻辑电路图,Q0,（4）画出完整的状态图，并检查自启动能力,Q3Q2Q1Q0,检查自启动的方法：,画出包含无效状态在内的完整的状态图，看能否从无效状态进入有效状态,电路能够自启动,a,b,c,d,0,/0,/0,/0,/0,0,/0,例6.3.2 试设计一序列编码检测器，当检测到输入信号出现110序列

17、编码（自左至右）时，电路输出为1,否则输出为0.,（1）由给定的逻辑功能确定电路应包含的状态，并画出原始状态图。,解：,电路应有一个输入信号A和一个输出信号Y,分析：电路应有4个状态,输入为0:,输入为1:,连续输入两个1:,连续输入110:,a,b,d,c,假设电路初始状态为a,0,/,1,/,0,1,1,1,0,/1,0,（2）状态化简,原始状态表,分析知原始状态图中a与d状态等价,（3）状态编码,令,a=00;,b=01;,c=11,编码形式的状态图,（4） 选择触发器,由,可选JK触发器,状态转换真值表及激励信号表,需要两个触发器,状态转换真值表及激励信号表,(5) 确定各触发器的驱动

18、方程及电路输出方程。由表画出Y和JK的卡诺图:,(6)画出逻辑电路图并检查自启动能力,最后检查该电路的自启动能力,当为无效状态10时,A=0,不合要求,A=1,电路可自启动,次态为00,次态为11,在无效状态10时,A=0，,Y=1,一般情况下，如果发现设计的电路没有自启动能力，则应对设计进行修改。,错误消除:把Y卡诺图的无关项不画在包围圈内得输出方程：,其方法是：在驱动信号之卡诺图的包围圈中，对无效状态的处理作适当修改，即原来取1画入包围圈的，可试改为取0而不画入包围圈，或着相反。得到新的驱动方程和逻辑图，再检查其自启动能力，直到能够自启动为止。,据此对逻辑图进行修改即可。,例6.3.3 给

19、定的逻辑功能如图6.3.10的原始状态图所示。试用D触发器设计逻辑电路。,解：,(1) 列出原始状态表:由图得原始状态表,(2)状态化简,第一步化简的结果：将状态g一行去除，并用状态e替换原始状态表中次态输出栏中的状态g。,观察表原始状态表发现，状态e、g是等价状态，可以合并。,再观察表第一次化简的表，又出现状态d和f是等价的，状态f亦可去除，代之以d。,(3)状态分配,三种状态分配方案表,按状态分配方案1得到的状态表如下,(4)确定激励方程组和输出方程组,该电路用3个D触发器实现，由D触发器特性方程和状态表得状态转换真值表,由该表画卡诺图（省略见P272）得到激励方程组和输出方程组：,激励方

20、程组：,输出方程组：,（5）画出逻辑图并检查自启动能力,由两个方程组可画出逻辑图,结果证明，这3个状态在一个时钟周期后全部都能进入有效状态。,把3个无效状态：101、110和111作为现态，与不同的输入变量一起分别代人电路的状态方程组而求其次态。,电路可自启动,6. 4 异步时序逻辑电路的分析,一. 异步时序逻辑电路的分析方法：,分析步骤:,3.确定电路的逻辑功能,2.列出状态转换表或画出状态图和时序图,1. 写出下列各逻辑方程式：,触发器的激励方程 输出方程 状态方程,时钟方程,6. 4 异步时序逻辑电路的分析,（1）分析状态转换时必须考虑各触发器的时钟信号作用情况,有作用，则令cpn=1；

21、否则cpn=0 根据激励信号确定那些cpn=1的触发器的次态，cpn=0的触发 器则保持原有状态不变。,（2）每一次状态转换必须从输入信号所能触发的第一个触发器 开始逐级确定,注意:,6. 4 异步时序逻辑电路的分析,6. 4 异步时序逻辑电路的分析,例1 分析如图所示异步电路,1. 写出逻辑方程式, 时钟方程,输出方程,激励方程,求电路状态方程,二. 异步时序逻辑电路的分析举例,CP0=CLK,CP1=Q0,有作用，则令cpn=1；否则cpn=0,2. 列状态表、画状态图、时序图,0,0,CP0,CP1,Q0,Q1,0 1,1 0,1 1,Z,CP0=CLK,CP1=Q0,时序图,4. 逻辑

22、功能分析 该电路是一个异步二进制减计数器，Z信号的上升沿可触发借位操作。也可把它看作为一个序列信号发生器。,考虑传输延迟时间tpLH和tpHL的时序图,状态方程,时钟方程,解 (1) 列出各逻辑方程组,例2 分析如图所示异步时序逻辑电路.,(2) 列出状态表,（cp=0表示无时钟下降沿，cp=1表示有时钟下降沿）,电路是一个异步五进制加计数电路。,(4) 逻辑功能分析,(3) 画出状态图,电路具有自启动功能,6.5 若干典型的时序逻辑集成电路,6.5.1 寄存器和移位寄存器,6.5.2 计数器,1、 寄存器,6.5.1 寄存器和移位寄存器,寄存器:是数字系统中用来存储二进制数据的逻辑部件。它的

23、主要组成部分是触发器。,一个触发器能存储1位二进制代码，存储 n 位二进制代码的寄存器需要用 n 个触发器组成。寄存器实际上是若干触发器的集合。,8位CMOS寄存器74HC374,脉冲边沿敏感的寄存器,6.5.1 寄存器和移位寄存器,6.5.1 寄存器和移位寄存器,输入端、输出端都插入了缓冲电路，以实现内外隔离，提高电路兼容性、简化设计。,0,6.5.1 寄存器和移位寄存器,8位CMOS寄存器74HC374,6.5.1 寄存器和移位寄存器,2、 移位寄存器,寄存二进制代码,按移动方式分,单向移位寄存器,双向移位寄存器,左移位寄存器,移位寄存器的逻辑功能分类,移位寄存器的逻辑功能,右移位寄存器,

24、6.5.1 寄存器和移位寄存器,实现数据依次移位,实现数据的串行/并行或并行/串行转换,实现数值运算及其他数据处理功能,(1) 基本移位寄存器,串行数据输入端,串行数据输出端,并行数据输出端,6.5.1 寄存器和移位寄存器,D2=Q1,D1=Q0,D3=Q2,D0=DSI,Q0n+1= DSI,Q1n+1 =Q0n,Q2n+1 =Q1n,Q3n+1 =Q2n,Qn+1=D,D触发器的特性方程,驱动方程：,状态方程：,工作原理,1 0 1 1,0 1 1 0,1 1 0 0,1 0 0 0,0 0 0 0,4个CP后，输入端的数据“1011”，串行送入寄存器，并行输出；再经过4个CP，串行输出（

25、数码移出寄存器）。,FF0 FF1 FF2 FF3(并出）,CR=0,1CP 后 1,2CP 后 1,3CP 后 0,4CP 后 1,00001011,0 0 0 0 1,0 0 0 1 0,0 0 1 0 1,0 1 0 1 1,FF0 FF1 FF2 FF3 FF3 （并出） （串出）,5CP 后 0,6CP 后 0,7CP 后 0,8CP 后 0,1 0 1 1,4CP 后 1,典型集成电路,应用中，可用一个输入端作为使能端。,（2）多功能双向移位寄存器,工作原理,6.5.1 寄存器和移位寄存器,实现多种功能双向移位寄存器的一种方案(仅以FFm为例),S1S0=00,S1S0=01,高位

26、移 向低位,S1S0=10,S1S0=11,并入,不变,低位移 向高位,CMOS 4位双向移位寄存器74HC/HCT194,典型集成电路,74HC/HCT194的功能表,L,L,L,H,H,7,H,H,L,H,H,6,L,L,H,L,H,5,并入并出,H,H,H,L,H,4,DI3,DI2,DI1,DI0,DI3,DI2,DI1,DI0,H,H,H,3,保持,L,L,H,2,L,L,L,L,L,1,DI3,DI2,DI1,DI0,右移DSR,左移DSL,S0,S1,并行输入,时钟CP,串行输入,控制信号,输 出,输 入,清零 CR,序号,说 明,异步清0,右移1,右移0,左移0,左移1,2、计

27、数器的分类,按脉冲输入方式，分为同步和异步计数器,按进位体制，分为二进制、十进制和任意进制计数器,按逻辑功能，分为加法、减法和可逆计数器,概 述,1、计数器的逻辑功能,计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。,6.5.2 计 数 器,6.5.2 计 数 器,同步计数器,异步计数器,加计数器,减计数器,可逆计数器,加计数器,减计数器,可逆计数器,6.5.2 计 数 器,(1) 异步二进制计数器-4位异步二进制加法计数器, 工作原理,1、 二进制计数器,6.5.2 计 数 器,6.5.2 计 数 器,状态方程:,每个CP到来，FF0

28、翻转一次，Q0由10时，FF1翻转，其余类推。,(CP由10时，此式有效),(Q0由10时，此式有效),(Q1由10时，此式有效),(Q2由10时，此式有效),结论:,不仅可以计数也可作为分频器。,因触发器不是同时翻转，而是逐级脉动翻转实现计数进位的，故亦称为纹波计数器。,如考虑每个触发器都有1tpd的延时，电路会出现什么问题？,异步计数脉冲的最小周期 Tminn tpd。（n为位数）, 典型集成电路,中规模集成电路74HC/HCT393 集成了两个如图所示的4位异步二进制计数器 在5V、25工作条件下，每级触发器的传输延迟时间的典型值为6ns。,（2）同步二进制加计数器,为了提高计数速度，我

29、们将CP脉冲同时接到全部FF(Flip-flop：触发器)，使FF的状态变换与CP脉冲同步。这种方式的计数器称为同步计数器。 由于不存在异步计数器纹波进位造成的延迟时间积累，所以能取得较高的计数速度，输出编码也不会发生混乱,Q0在每个CP都翻转一次,Q1仅在Q0=1后的下一个CP到来时翻转,FF0可采用T=1的T触发器,FF1可采用T= Q0的T触发器,Q3仅在Q0=Q1=Q2=1后的下一个CP到来时翻转,FF2可采用T= Q0Q1T的触发器,Q2仅在Q0=Q1=1后的下一个CP到来时翻转,FF3可采用T= Q0Q1Q2T的触发器, 工作原理,4位二进制同步加计数器逻辑图,所有触发器受同一个时

30、钟信号CP的控制 触发器的刷新是同时进行的，都比CP的作用时间滞后一个tpd 因此，其工作速度一般比异步计数器的高。但电路要更复杂。, 典型集成电路,2选1数据选择器,（1）74LVC161的功能,TC=CETQ3Q2Q1Q0,74LVC161的功能表,异步清零,同步并行预置数据,保持原有状态不变,计数,Q3Q2Q1Q00,Q3Q2Q1Q0,Q3Q2Q1Q0 Q3Q2Q1Q0,CP每来一个上升沿，计数器的值增1。,(2)时序图,例6.5.1 试用74LVC161构成模216的同步二进制计数器。,解：模216的同步二进制计数器可用4片74161实现。,并行数据输入,计数状态输出,预置,使能,二进制,五进制,（1）异步二-十进制计数器,2、 非二进制计数器,6.5.2 计 数 器,解：