D(2)-第四章 算术逻辑运算电路.ppt

1、第4章 算术逻辑运算电路,4.1 基本算术运算电路,4.2 算术逻辑单元的组织,4.3 逻辑运算和集成ALU模块,4.4 BCD码运算,1. 1位全加器 2. 多位加法器 3. 算法移位 4. 比较运算,4.1 基本算术逻辑电路,A a3 a2 a1 a0 1011 B = b3 b2 b1 b0 1110,1. 1位全加器,二进制加法运算举例,半加,全加,真值表,1位全加器,逻辑符号,具体实现：,与或,异或,与或非,集成1位全加器74183、74184,CO,B3,A3,B2,A2,B1,A1,B0,A0,3,2,1,0,2.多位全加器,4位全加器,串行进位的速度低,超前进位方式,迭代下去，

2、最终有：,超前进位只有2级门电路延时，速度高,集成4位加法器74283,实现方法：,错位存储实现 P166页图4.7,3.算法移位,移位寄存器实现,真值表,4.比较运算,1位比较器,多位比较器,集成4位数值比较器7485,7485功能表,【例】用7485构成8位数值比较器,1. 加法运算与ALU的组织 2. 减法运算与求补电路 3. 乘法的实现与ALU的结构,4.2 算术逻辑单元ALU的组织,连加法 移位相加法,（1）加法ALU的基本结构 操作数 累加器 加法操作过程,1.加法运算与ALU组织,(1)取操作数（被加数M）存入累加器A中 CLA: A0; BM; AA+B (2)取另1操作数N并

3、与M相加，和存入A中 ADD: BN; AA+B (3)将和存入存储器 STO: MEMA,寄存器传递语言RTL,举例： A0 AB AB05 AA+B ASRA A0X,目标寄存器源寄存器运算符源寄存器,（2）加法运算的溢出问题(Overflow) 补码系统的溢出判别电路,（3）浮点数加法运算对阶,（1）减法ALU结构,2.减法运算与求补电路,（2）具有加/减控制的全加器电路,（1）连加法实现MN,3.乘法运算与ALU结构,加法的扩展，通过连加法或移位相加法实现,配置： 寄存器Y存放M；递减计数器C存放N；累加器A存放积P。 AA+Y CC-1,连加法的实现流程,连加法的硬件实现方案,方案1

4、:（M、N的字长均为n） 2n位的累加器 2n位的全加器,方案2: n位普通累加器和n位递增计数器构成A 将全加器的溢出作为递增计数器的计数使能信号 n位全加器,方案2的实现逻辑图（8位为例）,被加数,加数,【例】连加法求10110101,手动乘法运算举例,（2）移位相加法实现MN,计算机实现方案1：部分积左移,计算机实现方案2：部分积之和右移,部分积之和右移的一般情形,移位相加算法乘法ALU结构,【例】1101 1011,符号运算 用异或逻辑实现符号运算 补码运算的去符号处理 取绝对值相乘符号位 全加器溢出问题,（3）乘法运算的其它考虑,乘法的其它实现方案： 乘法器和乘法表,乘法器 乘法表,

5、1. 基本的逻辑运算 与、或、非、异或、同或等 2. 中规模集成ALU模块74181,4.3 逻辑运算和中规模集成ALU,控制端：M,S3,S2,S1,S0 M1：逻辑运算 M0：算术运算,1. 1位BCD码加法运算 2. 多位BCD码全加器 3. BCD码乘法,4.4 BCD码运算,BCD码的修正,需作+6处理的包括： 出现CO B8B4B2B11010,B8B4,B2B1,修正条件为： CO+B8B4+B8B2,相加,修正判别,修正,1位BCD码全加器电路图,2.多位BCD码全加器,（1）行波进位的并行BCD码全加器,（2）10的补码与9的补码,余3码补码表,（3）串行BCD码加/减运算,低位开始，按时钟节拍1位1位送入，结果低位先出 例324+238,1位BCD码乘法 1位十进制数乘多位十进制数,3.BCD码乘法,BCD码乘法高速算法,作业：1.3 1.6(1、3) 1.9(1、3、5) 1.10(