8086CPU原理与PC体系结构

1、1,第十章 8086CPU原理与PC体系结构,10.1 8086的CPU,2,PC的发展（Intel CPU）,1978年 8086/8088 （1981， IBM-PC）,1982年 80286,1985年 80386,1989年 80486,1993年 Pentium,1995年 PentiumPro PentiumII PentiumIII,2000-2005年 PentiumIV （32Bit64Bit）,3,一. 8086CPU的结构,8086CPU是Intel公司早期的16位结构的微处理器 16位内部寄存器组、16位数据总线、20位地址总线（1M存储单元的寻址能力） 8086CPU

2、的结构分为两个功能部分：总线接口单元BIU和执行单元EU BIU负责取指、读写操作数 EU负责指令的执行 BIU和EU分开的意义：取指和执行重叠，提高CPU的利用率。,4,8086指令的执行顺序(流水线技术),BIU和EU分开，取指和执行可以重迭，大大减少了等待取指所需的时间，提高CPU的利用率,时间,早期的微处理器的执行顺序,5,流水线技术,提高运行效率 可能出现流水线阻塞（冲突）：程序转移 分支预测技术,6,8086的功能结构,EU 控 制 器,标志寄存器,8位队列总线,总 线 控 制 逻 辑,16位内部总线,20位地址总线,16位数据总线,执行部件EU,总线接口部件BIU,存 储 器 接

3、 口,7,8086总线接口部件BIU(Bus Interface Unit),BIU从内存中读取执行指令过程中所需的操作数，传送给EU 部分去执行，并把EU执行结果送回内存或I/O接口。,BIU负责CPU内部与存储器和I/O接口的信息传递。包括：,1. 取指令,BIU从内存取出指令送到指令队列中。,2. 传送数据,3. 生成20位的物理地址；,4. 将执行部件的操作结果送到指定的内存单元或I/O端口。,BIU组成： 4个段寄存器、指令队列、指令指针寄存器IP和地址加法器,8,8086的执行部件EU,指令译码 由EU控制系统将指令队列中的指令源代码翻译成EU可直接执行的指令代码。,执行部件(EU

4、)的功能就是负责指令的执行。将指令译码并利用内部的寄存器和ALU对数据进行所需的处理。主要有：,执行指令 由EU控制系统向各个相关部件发出与指令一致的控制信号，完成指令的执行。具体的运算由ALU和相关寄存器负责。,向BIU传送偏移地址信息 在指令执行过程中，如要从内存中取操作数，EU会向BIU发总线请求，而EU自动算出偏移地址并送到BIU中的内部暂存器，以便求出物理地址。,9,算术逻辑单元ALU(Arithmetic and Logic Unit) 算术和逻辑运算 计算16位地址偏移量 EU控制器 指令译码 形成各种控制信号，控制EU各部件完成规定动作 通用寄存器，即AX、BX、CX、DX 参

5、与运算；存放结果。 专用寄存器，即BP、SP、SI、DI 标志寄存器Flags 自动记录运算结果的状态。,EU组成,10,二. 8086CPU寄存器组,FLAGS,详细,11,通用寄存器（8086）,8个16位通用寄存器AX、BX、CX、DX、SI、DI、BP、SP 作逻辑和算术操作的操作数 用于各种存储器操作数的寻址方式中，作地址偏移量的计算 用作串操作的地址指针 其中4个16位数据寄存器AX、BX、CX、DX 可拆分成8个8位寄存器AH、AL、BH、BL、CH、CL、DH、DL 用作逻辑和算术操作的操作数，也可存放运算的结果 BX为基址寄存器，用于操作数寻址 CX作为串操作的循环计数器 D

6、X参加乘、除法运算或指定I/O端口,12,通用寄存器（8086）（续）,指针寄存器（SP、BP） SP（堆栈指针）用于在堆栈操作时，存放16位栈顶单元的偏移量 BP（基址指针），指向堆栈段内的某一存储单元（该单元的16位偏移量） BP还可用作数据寄存器，存放参与运算的操作数和运算结果 变址寄存器（SI、DI） 在多数指令中，可随意选择SI、DI作为源或目的变址寄存器 在串操作指令中，SI固定作源变址指针，DI作目的变址指针 SI、DI还可用作数据寄存器，存放参与运算的操作数和运算结果,13,控制寄存器,指令指针寄存器IP（Instruction Pointer） 16位寄存器，用来存放代码段中

7、的偏移地址。 CS:IP确定下一条指令的地址，控制器从该地址取出将要执行的指令，并自动修改IP，指向下一条要执行的指令。,14,FLAG寄存器（8086）,FLAG（标志寄存器） 状态标志：CF（字节/字）、PF、AF（字节）、ZF、SF、OF （字节/字） 控制标志：TF、IF、DF（递加、递减） FLAGS反映了程序运行时，CPU运算器的某些状态,15,段地址寄存器,代码段寄存器CS 数据段寄存器DS 堆栈段寄存器SS 附加段寄存器ES 附加数据段，有的指令要求源操作数和目的操作数不在同一个数据段内，因此需要附加数据段。,16,三. 8086存储器组织存储器地址的分段,分段原因：,8086

8、/8088CPU:机内字长16位,内部寄存器16位，因此8086/8088对地址的运算也只能 是16位，也就是各种寻址方式，寻址操作数的范围最多 只能是64K字节。,地址范围0000HFFFFH,外部地址线20位，直接寻址220=1M字节。,地址范围00000HFFFFFH,17,物理地址,8086/8088具有20条地址总线，但CPU内部提供地址的寄存器BX、IP、SP、BP、SI和DI及算术逻辑单元ALU都是16位，只能直接处理16位地址，即寻址范围为64K字节。如何扩大寻址范围形成20位地址？,8086/8088巧妙的采用了地址分段的方法，将寻址范围扩大到1兆字节。,18,各段的关系和容

9、量,高地址,低地址,段起始地址,段起始地址,段起始地址,段起始地址,16位寄存器只能寻址64KB，系统将全部1M存储空间分为若干个逻辑段，每个逻辑段最大容量为64KB。,段内一个存储单元的地址，可用相对于段起始地址的偏移量来表示，这个偏移量称为段内偏移地址，也称有效地址EA。,19,存储器分段,段的划分由CPU内部4个16位段寄存器指定，每个段 寄存器存放段地址，确定一个段的起始地址。,段寄存器及其段中存放内容：,CS 代码段存放当前正在运行的程序。,DS 数据段存放当前运行程序所用的数据。,SS 堆栈段程序堆栈区，栈中的数据按后进先出访问。,ES 附加段附加的数据段。,段区的分配由操作系统完

10、成，每段可以独立地占有64K 字节存储区，各段也可以重叠或部分重叠。,在实际使用中，每段长不一定64K字节，段区大小根据 实际需要来分配。,20,逻辑地址与物理地址,逻辑地址 是程序中使用的地址，它由段基值（段寄存器内容）和段内偏移值（有效地址EA）所组成，段基值与段内偏移值都为16位的二进制数，标准写法为：“段基值偏移量” 。 物理地址 也叫实际地址或绝对地址，是CPU访问存储器时实际使用的地址，为20位地址。 在8086中，两种地址的关系如下： 物理地址 = 段基值16 + 偏移量,21,存储器物理地址,物理地址 = 段基地址左移4位+偏移地址,60002H,60000H,物理地址：每个存

11、储单元唯一的20位地址。,物理地址由两部分组成：段地址，偏移地址,格式为：段地址:偏移地址,偏移地址：指在段内相对于段起始地址的偏移值。,22,BIU中的地址加法器用来实现逻辑地址到物理地址的变换，8086可同时访问4个段，4个段寄存器指示了每个段的基地址。,段基址乘以16相当于左移四位。,23,逻辑地址与物理地址转换实例,逻辑地址“1200H008FH”、“1111H1234H” 1200H008FH 代表物理单元 1208FH 1111H1234H 代表物理单元 12344H 如下逻辑地址为同一物理单元（不唯一） 1000H2345H 1234H0005H 1200H0345H 物理地址：

12、12345H,24,而最大模式是相对最小模式而言的,此时系统中有两个或多个微处理器，其中有一个是主处理器8086/8088，其它的处理器称为协处理器，它们协助主处理器工作，用在较大系统中。系统中所有总线控制信号由8288总线控制器产生。,四. 8086/8088的工作模式,为了尽可能适应各种各样的使用场合，在设计8086 CPU芯片时， 使它们可以在两种模式下工作，即最小模式和最大模式。,所谓最小模式，就是在系统中只有8086/8088一个CPU,而所有的总线控制信号都由8086直接产生，因此系统中的总线控制电路被减到最少。,8086/8088的工作模式由硬件决定。当MN/MX接高电平时，工作

13、在最小模式；接低电平，工作在最大模式。,25,8086/8088的引脚,AD0AD15：地址/数据复用线(双向、三态) A16/S3A19/S6：地址/状态复用线(输出、三态) /S7：数据高字节允许/状态复用(输出，三态) ：读信号(输出，低电平有效，三态) TEST：测试信号(输入、低电平有效) READY ：外设准备好(输入、高电平有效),部分信号,1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20,40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21,GND AD14 A

14、D13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND,VCC AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD (RQ/GT0) HLDA(RQ/GT1 WR(LOCK) M/IO( S2) DT/R (S1) DEN (S0) ALE(QS0) INTA (QS1) TEST READY RESET,8086,RD,26,小节,8086组成结构 指令队列，流水线 存储器分段与物理地址确定方法 最大、最小组态,27,10.2 存储器体系结构

15、一、8086的存储器系统偶存储体和奇存储体,8086是16位微处理器，可按字节访问，也可按字访问。便于与不同格式的存储器兼容。 按字节访问时，1M字节的存储器空间分成两个512KB的存储体-偶存储体和奇存储体，这样8086的一次操作就有可能完成2个字节的读取（或写入）。,28,8086的偶存储体和奇存储体,A18A0,A18A0,偶存储体同8086低8位数据线D7D0相连，奇存储体同8086高8位数据线D15D8相连，8086地址线的A19A1同两个存储体中的地址线A18A0相连，8086地址线的A0和“总线高允许”/BHE用来选择存储体，如图所示。,29,/BHE与存储（或I/O）访问的关系

16、,30,二、现代PC存储系统的层次结构,现代高性能的计算机系统存储系统的矛盾 对存储器要求速度快，容量大，价格合理 仅仅用一种技术组成的单一存储器是不可能同时满足上述要求的 程序运行分析表明：没有必要全部选择高速、大容量的存储器。 采用层次结构，可解决存储器高速度、大容量和合理成本三者间的矛盾。如图。,31,存储系统的层次结构,寄存器,内(主)存储器,外存储器,（,文件,）,指令,操作数,块,页,网络,CPU,联 机 存 储,包,存 储 容 量,数,据,块,传,输,速,度,大,小,快,慢,成 本,低,高,高速缓存Cache,32,Cache-主存存储层次（提高速度）,为了加快CPU的速度，在C

17、PU与主存之间增加一级或两级高速小容量存储器，即高速缓冲存储器，简称Cache，组成Cache-主存存储层次。,33,Cache特点与使用,Cache容量相对较小，但存取速度与CPU工作速度相当。 主存中存放主体程序，而在Cache中存放最近访问频率最高的指令和数据。 CPU访问存储器时，首先访问Cache，以便提高速度。,34,Cache未命中及对策,如果CPU访问的指令或数据在Cache 中，则称作高速缓存命中(hit)。否则CPU从主存中访问指令或数据，同时将其按照某种策略复制到Cache中，这称为访问Cache未命中。 提高命中率：优化程序结构；优化更新Cache内容的算法，常用FIF

18、O和LRU/Least Recently Used；适当增加Cache的容量，合理设置Cache块的大小。,35,主存-辅存存储层次（增加容量）,辅存是外部设备的一部分，其编址与主存编址无关。 专用操作系统的管理软件借助系统硬件的支持把部分辅存（一般为硬盘）模拟成主存储器，形成比主存大得多的“虚拟存储器系统”。,36,虚拟存储器特点,可使用户的程序（任务）存储空间大于实际的物理存储空间（主存）。如果不采用虚拟存储器，程序则无法运行。 多用户/程序进程共享主存空间。 存取速度接近于主存的存取速度，存储容量则接近于辅存的存储容量，解决了大容量和低成本之间的矛盾。,37,三、 虚拟存储器,在具有虚拟

19、存储器的系统中，程序运行时被存储管理软件分块，部分位于主存，部分位于虚存（辅存磁盘）中，CPU仅能执行主存中的程序块，辅存中的程序块在执行时，必须被交换到主存中，才能由CPU执行。 分类：页式、段式和段页式。,38,段式管理,把存储空间根据程序的逻辑结构划分为长度可变的块，如216232B。 段表是程序结构段与其在主存中位置的对照表。 优点：模块化，共享性，易于程序链接和调度。 缺点：地址变换的时间比较长，存储器利用率比较低，空隙多。,39,页式管理,把虚存空间和主存空间分为大小固定的页，如512B到几KB。 页表是完成虚地址到实地址的变换。 优点：地址变换的速度比较快，易于对辅存管理，主存储

20、器利用率比较高，浪费少，页表简单（字段数少）。 缺点：模块化差，页表长（同虚存大小相关），占主存空间。,40,段页式管理,段式管理和页式管理的结合。 主存分页（固定），程序分段（可变），每段再分页（大小同主存）。 优点：兼有段式和页式管理的优点。,41,访问方法,CPU在执行程序时以“虚地址”（即虚拟地址）的形式访问程序指令和数据。 硬件机制完成“虚地址”到“实地址”（即主存地址）之间的映射（对应关系）。 如果虚地址对应的存储单元位于主存空间，CPU将完成对指令或数据的访问。 如虚地址对应的存储单元不在主存，则存储器调度软件将借助硬件机制完成辅存中的对应程序块与主存的交换，并且把程序虚地址变成

21、实地址，覆盖原先存在的一部分程序后完成对指令或数据的访问。,42,四、外存储器,磁盘存储器 软盘：适配器、驱动器、盘片系统 硬盘：适配器（IDE：Integrated Drive Electronics /ATA：Advanced Technology Attachment、SCSI：Small Computer System Interface、Fibre Channel：光纤通道、SATA：串行ATA）、驱动器、盘片系统 光盘存储器 特点：容量大、成本低、信息保存时间长、复制简单 类型：只读型、一次写入型、可读写型 存储卡 IC卡、SRAM卡、DRAM卡、FlashROM卡等 磁带存储设备

22、,43,小节,8086按字或字节访问存储器时，地址与时间的关系 PC存储器的结构层次 Cache、虚拟存储器的概念,44,10.3 8086的系统扩展一、8086中断系统及扩展,8086的中断类型 外部中断（硬件中断） NMI非屏蔽中断：不能屏蔽，用于系统核心硬件的故障（系统掉电、存储器读写错、总线奇偶错） INTR可屏蔽中断：外部设备的中断请求（日时钟、键盘、串口、硬盘、软盘、打印机等） 内部中断（软件中断） 不能屏蔽，CPU不需要中断响应周期 CPU运行引起的中断：除0中断(0)、溢出中断(指令)(4) 调试中断：单步中断(1)、断点中断(3) 指令中断：Int n 8086中断优先权次序

23、 除单步中断外的其它内部中断（软件中断） NMI INTR 单步中断,45,中断向量与中断向量表,中断向量：中断服务程序的入口地址，在PC平台中，它包括中断服务程序入口的CSIP，通过中断向量，CPU能转移到中断服务程序 中断向量表的构成 中断向量表：把所有中断源的中断向量集中在一起，形成中断向量表 8086在内存中地址为00000H003FFH的存储区内建立中断向量表,共存放256个中断向量，每个向量占4个字节，IP在低地址单元、CS在高地址单元，低位在前，高位在后 此表的查询索引为中断类型号,46,可屏蔽中断的响应条件,现行指令结束：8086CPU在当前指令的最后一个机器周期的最后一个T状

24、态采样INTR线，如果发现中断请求且CPU开放中断，立即进入中断响应周期 CPU开放中断：8086CPU的标志寄存器IF位必须为1（中断开放），CPU才响应中断，如果为0（中断关闭），CPU将不响应中断请求（STI：置IF=1；CLI：清IF=0） 没有发生复位（RESET）、DMA、内部中断和不可屏蔽中断请求 没有高级可屏蔽中断请求在被CPU服务,47,8086中断响应过程（详见教材P263）,优先级判定 获取中断类型号 利用中断类型号，查询中断向量表 中断向量装载CSIP，转向中断服务程序,48,中断类型号及其获取,中断类型号：系统分配给每个中断源的代号，CPU利用中断类型号，才能从中断向

25、量表中获取中断服务程序的入口地址 CPU获取中断号的不同方法 可屏蔽中断INTR的中断号是在中断响应周期第二个INTA脉冲期间，由8259A中断控制器提供 指令中断（INT n）的中断号由指令直接给出 非屏蔽中断、其它内部中断由系统预设 中断向量表的访问 中断类型号4（中断向量指针）指向中断向量表中的对应中断服务程序的入口地址,49,可屏蔽中断的响应周期,CLK,T1,T2,T4,T3,T2,T1,T3,T4,T5,ALE,LOCK,INTA,D0D7,INTA2,INTA1,中断号,通知外设，CPU已经接受请求,8259A中断控制器送出中断类型号,50,中断响应：,中断开放且无 DMA传送,

26、CPU在当前指 令执行后检查到 “中断请求”,CPU进入中断 响应周期,FLAGS进栈 TEMP=TF,中断向量装载 CS：IP,转向中断 服务程序,保护断点 （CS：IP进栈）,TF=0 关闭中断(IF=0),51,中断服务程序与返回,开放中断，便于CPU 响应更高级中断(STI),保护现场(相关 寄存器进栈),为I/O设备服务,恢复现场,给中断控制器发中 断结束(EOI)命令,中断服务程序执行 中断返回(IRET),断点和FLAGS从 堆栈中弹出(断点恢复),回到中断前运行 的程序继续执行,52,中断控制器8259A,可编程中断控制器8259A主要功能为： 对8个外部中断源进行管理，具有8

27、级优先权控制，通过级联可扩展至64级优先权控制。 每一级中断都可以屏蔽或允许。 在中断响应周期，8259A可通过数据总线提供相应的中断向量（中断类型号），从而能迅速地转至中断服务程序。 8259A有多种工作方式，可通过编程进行选择。 8086构成的PC机用一片8259A扩展了8个外部中断源，以后的PC机用两片8259A可处理15个外部中断请求。,53,二、8086的DMA扩展,中断传送方式的缺点： 中断传送与查询方式传送比较，CPU利用率较高，但中断传送与查询方式一样，是CPU通过程序执行和转移进行传送的，是一种程序传送 CPU的中断响应、断点保护、现场寄存器的保护需要较长的时间，另外程序转移

28、将导致BIU中的指令队列被清空，因此，中断传送的速度较慢 为了解决这个矛盾，必须引入一种不依赖于CPU的、在存储器与外设、外设与外设、存储器与存储器之间的传送方式：直接存储器访问方式（Direct Memory Access）,54,DMA传送方式的特点,不通过CPU： 由DMA控制器(DMAC)控制在存储器与外设、外设与外设、存储器与存储器之间进行传送，不需要CPU中转 接管总线控制权： 在DMA传送过程中，CPU将失去对总线的控制权（CPU引脚对总线呈高阻状态），DMAC将接管总线，完成传送 DMAC控制传送过程： DMAC负责传送过程中源和目的地址的修改、传送计数的修改、传送过程结束条件

29、的判断 DMAC的初始化： DMAC的初始化由CPU进行：设置传送计数、起始地址、传送方向、DMA通道号等 应用：硬件复杂，成本提高，用于磁盘和高速数据采集系统。,55,DMAC8237A的工作状态,8237A是DMA控制芯片： 主动态 在DMAC获得总线控制权之后，DMAC取代CPU而成为系统的主控者，接管和控制系统总线（数据总线、地址总线和控制总线）。通过总线向存储器或I/O设备发出地址、读/写信号，以控制在两个实体之间的传送 被动态 在DMAC获得总线控制权之前，DMAC受CPU控制，此时，CPU可对DMAC进行初始化编程，也可从DMAC中读出状态。当DMAC上电或复位时，DMAC自动处

30、于被动态,56,DMA传送过程（1）,外设向DMAC发出 DMA请求信号DREQ,DMAC允许 外设请求？,DMAC向CPU发出 总线请求信号HOLD 申请占用总线,进入保持状态，CPU 放弃总线控制权,CPU发出总线回答信号 HLDA通知DMAC，总线 控制权已出让,DMAC成为 系统主控者,Yes,DMAC向申请DMA传送的外设 发出DMA响应信号DACK，使 外设成为DMA传送设备,57,DMA传送过程（2）,DMAC行使总线控权 向存储器发地址信号 和读写控制信号,DMAC向外设发 读写控制信号,按初始化设定的 方向传送数据,传送结束？,修改地 址指针,DMAC撤消总线请 求信号HRQ

31、，同时 释放总线控制权,CPU接管总线控制权 同时使总线保持回答 信号HLDA无效,Yes,No,58,DMAC8237A的工作方式,单字节传送方式： 每个DMA周期只传送一个字节的数据，每传送一个字节，DMAC必须向CPU重新申请总线控制权 数据块传送方式： 在DMA周期中，DMAC始终占用总线，直至数据传送完毕， DMAC才释放总线控制权；在传送过程中，如果DMA请求变得无效，DMAC不释放总线控制权，只暂停传送，等待DMA请求重新有效，继续DMA传送 请求传送方式： 外设有DMA请求时，DMAC才申请并获得总线控制权，DMA请求变得无效，将导致DMAC释放总线控制权，结束DMA过程,59

32、,三、PC的定时器扩展,8086内部没有定时器 一般用8253扩展定时功能 8253主要特点 3个16位计数器 可按二进制或BCD方式计数 6种工作方式,60,小节,中断号，中断向量，中断向量表 中断响应 DMA概念、特点和应用 DMA传送过程和传送方式 8253/8254,61,10.4 现代PC的总线与接口一、总线的基本概念,总线是计算机中连接各部件的一组公共通信线。 总线结构的优点： 便于采用模块化结构设计方法，简化系统设计 标准总线得到各厂商的支持，便于开发相互兼容的硬件板卡和软件 模块结构便于系统的扩充和升级 微型计算机系统大都采用总线结构，随着计算机技术的发展，总线结构逐渐形成了多

33、种工业标准,62,总线的分类,按总线功能或信号类型划分为： 数据总线：双向三态逻辑，线宽表示了线数据传输的能力。 地址总线：单向三态逻辑，线宽决定了系统的寻址能力。 控制总线：就某根来说是单向或双向。控制总线最能体现总线特点，决定总线功能的强弱和适应性。,63,总线的层次结构,CPU总线：片内总线，微机系统中速度最快的总线，连接CPU内部部件，如寄存器、ALU等。 片总线：CPU和存储器、I/O芯片等的连接总线。 系统总线：微型计算机内部各功能模块间的连接总线。扩展插卡通过系统总线与CPU连接。 通信总线：也称为外部总线，是微机与微机，微机与外设之间进行通信的总线。如：USB、IEEE1394

34、,64,总线的性能指标,总线宽度：影响传输数据的能力。 总线时钟频率：影响传输数据的能力。 总线带宽：最大传输速率。 总线寻址能力：地址总线数量。 总线负载能力,65,总线操作的4个阶段,总线操作是完成两个模块之间传送信息。启动操作过程的是主模块，另外一个是从模块。某一时刻总线上只能有一个主模块占用总线 1总线请求和仲裁阶段： 主模块向总线仲裁机构提出总线使用申请，总线仲裁机构决定使用总线的主模块。 2寻址阶段： 拥有总线使用权的主模块发出本次要访问的从模块的地址及有关命令，该从模块被选中并启动。 3数据传送阶段： 主模块和从模块间进行双（单）向数据传送。 4结束阶段： 主、从模块均撤出总线。

35、,66,总线操作形式,同步式传输 主、从设备在同一时钟的控制下完成数据传输，主、从设备的速度必须匹配，否则无法传输，速度快。 异步式传输 用请求和响应信号线来协调传输过程，而不依赖于公共时钟信号。适应广泛，但建立时间长，速度慢。 半同步式传输 半同步传输仍用系统时钟来同步每一步传输操作（判断信号的状态和信号的产生或撤消），但其传输周期不固定，主控设备可以在正常的传输周期中检测Ready信号线，如果Ready信号无效，插入若干时钟周期，来协调对慢速从设备的访问。兼顾速度和适应性。 分离式传输 先发送地址和命令，再传送数据。传输速度快，总线利用率高。,67,PC的总线结构,68,124,4.77,

36、4.77,二、PCI总线常见总线比较,69,PCI总线的发展,1992年Intel 在发布486处理器的时候，也同时提出了32-bit 的PCI（周边组件互连）总线-PCI1.0，总线工作在33MHz 频率之下，32bit数据宽度使传输带宽达到了133MB/s（33MHz X 32bit/8） 1993年，PCI2.0标准出现，数据总线宽度扩展为64bit，总线传输速率为264MB/s 1995年出现的PCI2.1和PCI2.2标准定义的总线传输速率为512MB/s。 1999年PCISIG（PCI特别兴趣小组）发布的PCI-X1.0标准最高可提供1GB/s的传输速率 2003年推出的PCI-

37、X2.0标准则最高可提供4.3GB/s的传输速率。,70,PCI总线的基本情况,目前PC机中使用的PCI总线标准主要以PCI2.0为主，支持33MHZ的时钟频率,其数据宽度为32位,可扩展至64 位。其数据传送速率可高达132MB/S-264MB/S PCI总线的特点： 数据总线32位，可扩充到64位。 可进行突发（burst)式传输（地址自动增加）。 独立性：总线操作与处理器-存储器子系统操作并行。 总线时钟频率33MHZ或66MHZ，最高传输率可达528MB/S。 多主控：中央集中式总线仲裁 全自动配置、资源分配、PCI卡内有设备信息寄存器组为系统提供卡的信息，可实现即插即用（PnP）。,71,三、USB总线,1994年1