半导体存储器和可编程逻辑器.ppt

1、第7章 半导体存储器和可编程逻辑器件,7.1 概述,1. 集成电路分类,包括门、触发器、计数器、译码器、数据选择器。,（1）标准中小规模集成电路,标准产品的特点是：批量大，成本低，价格便宜。是数字系统传统设计中使用的主要逻辑器件。,缺点是：器件密度低，所构成的数字系统规模大，印刷线路板走线复杂，焊点多，使电路的可靠性差，功耗大。,（2）微处理器,缺点：工作速度不够高，另外，这类芯片一般要用多片标准集成电路构成外围电路才能工作。,这类电路的特点：器件密度高，逻辑功能可由软件配置，用它所构成的数字系统硬件规模小，系统灵活性高。,半导体存储器是现代数字系统特别是计算机中的重要组成部分之一。 它用于存

2、放二进制信息，每一片存储芯片包含大量的存储单元，每一个存储单元由唯一的地址代码加以区分。,（3）半导体存储器,（4）专用集成电路（ASIC） （Application Specific Integrated Circuit）,ASIC是为满足一种或几种特定功能而设计制造的集成电路芯片，密度高， ASIC芯片能取代由若干个中小规模电路组成的电路板，甚至一个完整的数字系统,ASIC分类： ASIC属用户定制电路。（Custom Design IC).包括全定制和半定制两种。,全定制（Full custom design IC):半导体生产厂家根据用户的特定要求专门设计并制造。,特点：生产周期长，费

3、用高，风险大。在大批量定型产品中使用。,半定制（Semi- custom design IC):半导体生产厂家设计并制造出的标准的半成品芯片。,在硅片上预先做好大量相同的基本单元电路，并把它整齐地排成阵列，这种半成品芯片称为母片。母片可由厂家大批量生产。,当用户需制作满足特定要求的ASIC芯片时，可根据设计要求选择母片，由用户或厂家设计出连线版图，再由器件生产厂家经过金属连线等简单工艺，制成成品电路。,缺点：用户主动性差，使用不方便。,特点：周期较短，成本较低，风险小。,半定制电路分类：, 门阵列 （Gate Array), 可编程逻辑器件(PLD) (Programmable Logic D

4、evice),芯片上的电路和金属引线由半导体厂家做好，其逻辑功能由用户开发实现。,特点：集成度高，速度快，灵活性好，可重复编程。电路设计方便，风险低。,2. PLD器件的连接表示方法,（1）PLD 器件的连接表示法,（2）门电路表示法,缓冲器,（3） 阵列图,7.2 半导体存储器,7.2.1 半导体存储器概述,半导体存储器是用半导体器件来存储二值信息的大规模集成电路。,优点:集成度高、功耗小、可靠性高、价格低、体积小、外围电路简单、便于自动化批量生产等。,1. 半导体存储器的分类,（1）按存取方式分类,只读存储器 （Read Only Memory，ROM）,随机存取存储器 （Random A

5、ccess Memory，RAM）,ROM存放固定信息,只能读出信息,不能写入信息.当电源切断时,信息依然保留.,RAM可以随时从任一指定地址读出数据,也可以随时把数据写入任何指定的存储单元.,（2）按制造工艺分类,双极型半导体存储器,MOS型半导体存储器,以双极型触发器为基本存储单元，具有工作速度快、功耗大、价格较高的特点，主要用于对速度要求较高的场合，如在计算机中用作高速缓冲存储器。,以MOS触发器或电荷存储结构为基本存储单元，具有集成度高、功耗小、工艺简单、价格低的特点，主要用于大容量存储系统中，如在计算机中用作主存储器。,2. 半导体存储器的主要技术指标,（1）存储容量,指存储器所能存

6、放的二进制信息的总量,（2）存取时间,一般用读（或写）周期来描述，连续两次读（或写）操作的最短时间间隔称为读（或写）周期。,7.2.2 只读存储器(ROM),按数据的写入方式分类,固定 ROM,可编程 ROM,1. 固定 ROM,（1） ROM的结构,地址译码器为二进制译码器,即全译码结构.(地址线为n根,译码器输出为2n根字线,说明存储阵列中有2n个存储单元),2) 存储阵列输出有m根位线,说明每个存储单元有m位,即 一个字有m位二进制信息组成.每一位称为一个基本存 储单元.,3) 存储器的容量定义为: 字数位数(2nm).,（2）一个二极管ROM的例子,A1 A0 F0 F1 F2 F3

7、0 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 0 1 1 0 0 1 0, W0W3为地址译码器的输出 Wi=mi (mi为地址码组成 的最小项）, 当A1A0=00时，W0=1, F0F1F2F3=0100(一个字）； 当A1A0=01时，W1=1, F0F1F2F3=1001(一个字）； 当A1A0=10时，W2=1, F0F1F2F3=0110(一个字）； 当A1A0=11时，W3=1, F0F1F2F3=0010(一个字）。, 将地址输入和Fi之间的关系填入真值表得：,ROM实际是一种组合电路结构。, 阵列图,与阵列： 表示译 码器。,或阵列： 表示存 储阵列。,存储

8、容量为： 44,2.可编程ROM,用户可根据需要自行进行编程的存储器.,一次性可编程 ROM （Programmable Read Only Memory，PROM） 光可擦除可编程ROM （Erasable Programmable Read Only Memory， EPROM） 电可擦除可编程 ROM （Electrical Erasable Programmable Read Only Memory，E2PROM） 快闪存储器（Flash Memory）,编程为一次性的,烧断的熔丝 不能再接上.,当在该位上需要存0时,通过 编程,烧断熔丝;当需存1时, 保留熔丝.,（1）一次性可编程

9、ROM（PROM）,PROM的结构图,（2）光可擦除可编程ROM （EPROM）,EPROM 是一种可以多次擦除和改写内容的 ROM。 它与PROM 的总体结构相似，只是采用了不同的存储单元。,1）浮栅注入 MOS 管（FAMOS 管）,存储单元采用两只 MOS管 缺点：集成度低、击穿电压高、速度较慢,层叠栅存储单元,2）叠层栅注入 MOS 管（SIMOS 管）,叠层栅MOS管剖面示意图,控制栅 与字线 相连，控制信息的读出和写入,浮栅 埋在二氧化硅绝缘层，处于电“悬浮”状态，不与外部导通，注入电荷后可长期保存,1 信息： 出厂时所有存储单元的浮栅均无电荷，可认为全部存储了1 信息。,0 信息

10、： 在 SIMOS 管的漏极和源极（地）之间加上较高的电压（约 25V） ，形成雪崩击穿现象，产生大量高能电子。 同时在控制栅极上加高压正脉冲（50ms，25V） ，则在控制栅正脉冲电压的吸引下，部分高能电子将穿过二氧化硅层到达浮栅，被浮栅俘获，浮栅注入电荷，注入电荷的浮栅可认为写入 0。,信息写入,栅极加+5V电压，该SIMOS管不导通，只能读出所存储的内容，不能写入信息。,正常工作,信息擦除,紫外线照射SIMOS管时，浮栅上的电子形成光电流而泄放，又恢复到编程前的状态，即将其存储内容擦除。,常用的EPROM集成芯片,Intel 2716（2K8位）、2732（4K8位）、2764（8K8位

11、）、27128（16K8位）、27256（32K8位）,实际中，EPROM芯片的编程和擦除操作是使用专门的编程器和擦除器完成的。,一个EPROM芯片：Intel 2716,VPP是编程写入电源输入端。,容量：2K8位,（3）电可擦除可编程ROM （E2PROM）,特点： 编程和擦除均由电完成； 既可整片擦除，也可使某些存储单元单独擦除； 重复编程次数大大高于EPROM.,E2PROM存储单元,T2是门控管 T1是浮栅隧道氧化层MOS管（简称Flotox管）,Flotox管剖面示意图,1 状态： 令Wi=1、Yj=0，则T2导通，T1漏极D1接近0电平，然后在擦写栅G1加上21V正脉冲，就可以在

12、浮栅与漏极区之间的极薄绝缘层内出现隧道，通过隧道效应，使电子注入浮栅。,0 状态： 擦写栅接0电平、Wi=1、Yj加上21V正脉冲，使T1漏极获得大约+20V的高电压，则浮栅上的电子通过隧道返回衬底，则浮栅上就没有注入电子，定义为0状态。,信息写入,根据浮栅上是否注入电子来定义0和1状态 浮栅注入电子是利用隧道效应进行的。,信息读出,读出1： 擦写栅加+3V电压，字线加+5V正常电平，这时T2管导通，若浮栅上有注入电子，则T1不能导通，在位线上可读出1.,读出0: 若浮栅上没有注入电子，则T1导通，在位线上可读出0。,擦写栅和待擦除单元的字线上加21V的正脉冲，漏极接低电平，即可使存储单元回到

13、写入0前的状态，完成擦除操作。,早期E2PROM芯片都需用高电压脉冲进行编程和擦写，由专用编程器来完成。 但目前绝大多数E2PROM集成芯片都在内部设置了升压电路，使擦、写、读都可在+5V电源下进行，不需要编程器。,信息擦除,（4）快闪只读存储器（Flash Memory）,快闪只读存储器是在吸收E2PROM擦写方便和EPROM结构简单、编程可靠的基础上研制出来的一种新型器件。 SST39VF6401A 容量：64Mbits 读取时间：70ns 写入时间：7us （写入前必须擦除） 擦除时间：Chip-Erase time:40ms Sector-Erase time:18ms (2k wor

14、ds) Block-Erase time: 18ms (32k words) 擦除次数：100000次 保存时间：100年,快闪存储器存储单元,叠栅MOS管剖面示意图,1 状态： 浮栅未注入电子，相当于存储1。,0 状态： 利用雪崩注入的方法使浮栅充电，相当于存储0；,信息写入,与EPROM相同,读出1： 反之，若浮栅上有注入电子，叠栅MOS管截止，位线输出高电平。,读出0: 令Wi=1，Vss=0，若浮栅上没有注入电子，则叠栅MOS管导通，位线输出低电平；注入电子，则T1导通，在位线上可读出0。,信息读出,信息擦除,快闪只读存储器的擦除方法与E2PROM类似，是利用隧道效应来完成的。在擦除状

15、态下，控制栅G处于0电平，源极加入高压脉冲（12V），在浮栅与源区间很小的重叠区域产生隧道效应，使浮栅上的电荷经隧道释放。,3.PROM的应用,1) 实现组合逻辑函数,用PROM实现组合逻辑函数,实际上是利用PROM中的最小项,通过或阵列编程,达到设计目的.,F1(A,B,C)=m(1,5,6,7),F2(A,B,C)=m(0,1,3,6,7),F3(A,B,C)=m(3,4,5,6,7),例:用PROM实现逻辑函数:,2) 存放数据表和函数表:例如三角函数、对数、乘 法等表格。,3）存放调试好的程序。,* 2）、3）是PROM的主要用途。,7.2.3 随机存取存储器(RAM),RAM可以随时

16、从任一指定地址读出数据,也可以随时把数据写入任何指定的存储单元 .,RAM在计算机中主要用来存放程序及程序执行过程中产生的中间数据、运算结果等.,RAM按工艺分类： 1）双极型；2）场效应管型。,场效应管型分为： 1）静态；2）动态。,1. RAM的结构,2. RAM的存储单元,（1）SRAM基本存储单元 (以六管NMOS静态存储单元为例),（2）DRAM基本存储单元,DRAM的基本存储电路由动态MOS基本存储单元组成。DMOS基本存储单元通常利用MOS管栅极电容或其它寄生电容的电荷存储效应来存储信息。,电路结构（以单管动态存储单元为例）,写信息：字选线为1，T导通， 数据D经T送入CS .,

17、读信息：字选线为1，T导通， CS上的数据经T送入位线的等 效电容CD .,特点： 1）当不读信息时，电荷在电容CS上的保 存时间约为数毫秒到数百毫秒；,2）当读出信息时，由于要对CD充电，使 CS上的电荷减少。为破坏性读出。,3）通常在CS上呈现的代表1和0信号的电平 值相差不大，故信号较弱。,结论：1）需加刷新电路；,2）输出端需加高鉴别能力的输出放大器。,3）容量较大的RAM集成电路一 般采用单管电 路。,4）容量较小的RAM集成电路一 般采用三 管或四 管电路。多管电路结构复杂，但外围电路简 单。,3. RAM容量的扩展,（1）RAM的位扩展,将2114扩展为1K8位 的RAM,（2）

18、RAM的字扩展,将2114扩展为2K4位的RAM,7.3 可编程逻辑器件(PLD),7.3.1 PLD概述,数字逻辑器件分类(按照逻辑功能的特点分),通用型,专用型,通用性强，但逻辑功能较简单、且固定不变 ; 构成的系统功耗体积大、可靠性差; 中、小规模数字集成电路都属于通用型。,为某种专门用途而设计的集成电路； 成本较高、周期较长。,矛盾,PLD,PLD的特点,2）逻辑功能可由用户通过对器件编程自行设定，且具有 专用型器件构成数字系统体积小、可靠性高的优点；,1）作为通用型器件生产的，具有批量大、成本低的特点；,4）增强了设计的灵活性，减轻了电路图和电路板设计的 工作量和难度，提高了工作效率

19、；,3）改变了传统数字系统采用通用型器件实现系统功能的 设计方法；,5）PLD已在计算机硬件、工业控制、现代通信、智能仪 表和家用电器等领域得到愈来愈广泛的应用。,1. PLD的分类,（1）低密度PLD（SPLD）,每个芯片集成的逻辑门数大约在1000门以下,可编程只读存储器（PROM） 可编程逻辑阵列（Programmable Logic Array，简称PLA） 可编程阵列逻辑（Programmable Array Logic，简称PAL） 通用阵列逻辑（Generic Array Logic，简称GAL),可擦除的可编程逻辑器件 （Erasable Programmable Logic

20、Array，简称EPLD） 复杂的可编程逻辑器件 （Complex Programmable Logic Array，简称CPLD） 现场可编程门阵列 （Field Programmable Gate Array，简称FPGA）,（2）高密度PLD,每个芯片集成的逻辑门数达数千门，甚至上万门， 具有在系统可编程或现场可编程特性，可用于实现 较大规模的逻辑电路,2. PLD的基本结构,（1）“与或”阵列结构（乘积项结构 ）,根据与、或阵列的可编程性，PLD分为三种基本结构。,1）与阵列固定，或阵列可编程型结构,PROM属于这种结构。,2）与、或阵列均可编程型结构,PLA(Programmable

21、 Logic Array)属于这种结构。,特点：与阵列规模大，速度较低。,特点：速度快，设计逻辑函数可采用最简结构，芯片内部资源利用率高。但编程难度大，缺乏质高价廉的开发工具。,3）或阵列固定，与阵列可编程型结构,PAL(Programmable Array Logic)属于这种结构。,特点：速度快，费用低，易于编程。 当前许多PLD器件都采用这种结构。,（2）查找表（Look-Up-Table,LUT）结构,用存储逻辑的存储单元来实现逻辑运算。 FPGA是属于此类器件。,RAM存储器预先加载要实现的逻辑函数真值表，输入 变量作为地址用来从RAM存储器中选择输出逻辑值 。,工作原理,类似于用R

22、OM实现组合逻辑电路。,7.3.2 可编程阵列逻辑(PAL),PAL的基本结构,1. PAL的输出结构,PAL的与阵列结构类同.但输出结构有多种:,1) 组合输出型(这种结构适用于实现组合逻辑电路), 专用输出结构,共有三种形式: 高输出有效; 低输出有效; 互补输出.,本例为低 输出有效, 可编程I/O结构,2) 寄存器输出型,寄存器输出型结构,内含触发器,适应于实现时序逻辑电路., 寄存器输出结构,带异或门的寄存器输出结构, 算术运算反馈结构,PAL的结构代码,请用PAL16L8实现22乘法器（输入A1A0和B1B0分别为两位二进制数，输出为结果F3F2F1F0）。,逻辑方程为：,2. P

23、AL应用举例,3. PAL器件的性能特点, 逻辑功能由用户定义，用可编程方法代替常规 设计方法；, 编程容易，开发简单，简化了系统设计和布线 过程；,器件密度大，可代替多片中小规模标准数字集成电路，比用常规器件节省空间；,器件传输延迟小，工作频率高，有利于提高系统的工作速度；,具有可编程的三态输出，管脚配置灵活，输入输出管脚数量可变；,具有加密功能，有利于系统保密；,采用多种工艺制造，可满足不同系统不同场合的各种需要。,7.3.3 通用阵列逻辑(GAL),GAL器件继承了PAL、PROM等器件的优点，克服了原有PAL器件的不足,是现代数字系统设计的理想器件.,1. GAL基本结构,GAL基本结

24、构和PAL大致类似,只是在输出结构上作了重要改进.,OLMC 结构,AC0、AC1(n)及XOR(n)均为GAL器件片内控制字中的结构控制位。结构控制字共有82位，不同的控制内容，可使OLMC被配置成不同的功能组态。,控制字的内容是在编程时由编程器根据用户定义 的管脚及实现的函数自动写入的。,2.GAL的主要特点, 通用性强, 100%可编程, 速度高,功率低, 100%可测试,7.3.4 复杂的可编程逻辑器件（CPLD）,1. CPLD的基本结构,可编程的逻辑模块 输入/输出模块 可编程的内部连线阵列,以Lattice公司生产的ispLSI1032为例介绍CPLD具体结构,ispLSI103

25、2器件结构,全局布线区（GRP） 通用逻辑模块（GLB） 输入/输出单元（IOC） 输出布线区（ORP） 时钟分配网络（CDN）,ispLSI1032的逻辑功能划分框图,2. 全局布线区（GRP）,位于器件的中心，是器件的专用内部互连结构，提供高速的内部连线。,3. 通用逻辑模块（GLB）,用于实现逻辑功能，它由与阵列、乘积项共享的或逻辑阵列和输出逻辑宏单元（OLMC）组成。,GLB的电路结构图,GLB结构形式与GAL类似，做了如下改进：,（1）它的或逻辑阵列采取了乘积项共享的结构形式。,（2）通过编程可以将GLB设置成多种连接模式：,1）标准模式,2）高速旁路模式,3）异或逻辑模式,4）单乘

26、积项模式,5）多重模式,1）标准模式,4个或门的输入分别为4个、4个、5个和7个乘积项的输入，每个触发器的输入可以是或门中的一个或多个，所以最多可以将20个乘积项的逻辑或输入一个触发器，实现多乘积项的逻辑函数。,2）高速旁路模式,将4个或门的输出直接和4个触发器相连，每个或门只能有4个乘积项，分别输入触发器。在这种方式中，或门的输出不经过共享阵列直接输出，为输出提供了高速通道，减少了电路的延迟，可用于高速计数器的设计。,3）异或逻辑模式,采用4个异或门，每个异或门的输入之一是4个或门输出的任意组合，另一个来自乘积项0、4、8和13。这种配置模式适合设计计数器、比较器和算术逻辑运算部件等。,4）

27、单乘积项模式,乘积项直接与4个触发器相连，比高速旁路模式减少了一级或门的连接，速度最快。,5）多重模式,在同一个GLB中混合使用前4种模式。,4. 输入/输出单元（IOC）,IOC的电路结构图,三态输出缓冲器,输入缓冲器,输入寄存器/锁存器,可编程的数据选择器,IOC的各种组态,5. 输出布线区（ORP）,是介于GLB和IOC之间的可编程互连阵列。,通过对ORP的编程，可以把任何一个GLB的输出信号灵活地与某一个IOC相连。,它将对GLB的编程和对外部引脚的排列分开进行，赋予外部引脚分配更大的灵活性。,6. 时钟分配网络（ORP）,时钟分配网络产生5个全局时钟信号： GLB的时钟：CLK0、C

28、LK1、CLK2 IOC的时钟：IOCLK0和IOCLK1,ispLSI1032有3个专用系统时钟输入引脚，可以通过时钟分配网络分配给GLB和IOC。,7. CPLD器件的编程,需要专用编程电缆、计算机和ISP编程软件。,对器件编程时，计算机运行ISP编程软件，根据用户编写的源程序产生编程数据和编程命令，通过编程电缆将编译后的文件（*.jed）下载到ispLSI器件中，完成ispLSI器件的编程。,7.3.5 现场可编程门阵列（FPGA）,1. FPGA的基本结构,不同公司生产的FPGA结构和性能不尽相同， 以Xilinx公司的XC4000系列为例介绍FPGA的基本结构和各模块功能。,XC40

29、00系列FPGA基本结构,2. 可配置逻辑模块（CLB）,XC4000系列FPGA的CLB结构图,（1）组合逻辑函数发生器,查找表的工作原理类似于用ROM实现多种组合逻辑函数，其输入等效于ROM的地址码，存储的内容为相应的逻辑函数取值，通过查找地址表，可得到逻辑函数的输出。,查找表结构,组合逻辑函数发生器G1G4和F1F4除了实现一般的组合、时序逻辑功能外，其内部各有16个可编程数据存储单元，在工作方式控制字的控制下，它们可以作为器件内部读/写存储器使用。,说明：,（2）边沿D触发器,CLB中有2个边沿D触发器，通过2个4选1数据选择器可分别选择DIN、F、G和H之一作为D触发器的输入信号。

30、2个D触发器共用时钟脉冲，通过2个2选1数据选择器选择上升沿或下降沿触发。,3. 可编程输入输出模块（IOB）,分布在器件的四周，它提供了器件外部引脚和内部逻辑之间的连接,4. 可编程互联资源（ICR）,由分布在CLB阵列之间的金属网络线和阵列交叉点上的可编程开关矩阵（PSM）组成。 它可将器件内部任意两点连接起来，并且能将FPGA中数目很大的CLB和IOB连接成复杂的系统。,根据应用的不同，ICR一般提供3种连接结构：,（1）通用单/双长度线连接,主要用于CLB之间的连接。任意两点间的连接都要通过开关矩阵。灵活性好，但信号传输时延不可预知。,（2）长线连接,水平长线和垂直长线不经过可编程开关

31、矩阵，信号延迟时间小。长线连接主要用于长距离或关键信号的传输。,（3）全局连接,主要用于传送一些公共信号，如全局时钟信号、公用控制信号等。,5. FPGA编程数据的装载,编程数据存放于FPGA片内的独立的静态存储器中，控制FPGA的工作状态，由于停电后，静态存储器中的数据不能保存，所以，每次接通电源后，必须重新将编程数据写入静态存储器，这个过程称为装载。,编程数据通常存放在一个EPROM中，也可以存放在计算机的存储器中。整个装载过程在接通电源后自动开始，或由外加控制信号启动，在片内的时序电路控制下自动完成。,6. FPGA的特点,（1）FPGA的编程单元是SRAM结构，可以无限次编程，但它属于易失性元件，掉电后芯片内的信息丢失，通电之后，要为FPGA重新配置逻辑。,（2）FPGA中实现逻辑功能的CLB比其他HDPLD实现逻辑功能的宏单元规模小，制作一个宏单元的面积可以制作多个CLB，因而FPGA内的触发器要多于其他HDPLD，使得FPGA在实现时序逻辑电路时要强于其他HDPLD。,（4）由于FPGA内部的CLB、IOB和ICR均可编程，提供了组合逻辑函数发生器，可实现多个变量的任意逻辑，又有丰富的连线，