EDA课程设计——交通信号灯控制器设计

1、海南大学信息科学技术学院海南大学信息科学技术学院 EDAEDA 技术课程设计报告技术课程设计报告 专业班级：专业班级：20082008 级通信工程级通信工程 姓姓 名：名： 刘刘 洋洋 学学 号：号：20081604B06220081604B062 指导老师：刘文进指导老师：刘文进 老师老师 目目 录录 课程设计的要求及目的课程设计的要求及目的2 前言前言 2 一一 设计内容与目的设计内容与目的 2 1.1 设计内容 3 1.2 设计目的 3 二二 方案设计方案设计 3 2.1 设计思路3 2.2 设计总体框图4 2.3 状态表5 2.4 电路原理图5 2.5 静态显示电路5 三三 功能电路的

2、设计功能电路的设计 5 3.1 细化的设计总体框图5 3.2 灯控制器电路设计6 3.3 计数器设计8 3.4 显示控制部分设计12 四四 系统仿真图系统仿真图13 五五 设计心得会设计心得会14 六六 参考文献参考文献15 交通信号灯控制器设计交通信号灯控制器设计 课程设计的要求及目的：课程设计的要求及目的： 1了解电子设计的具体流程和方法。 2. 掌握电子设计的基本要求，能够运用所学的知识解决生活中的一些问题。 3. 初步掌握 VHDL 语言编程，并设计出一个有意义的小型系统。 4. 掌握 MAX+plus 软件的应用，并且了解相关硬件的组成和功能。 5. 用 EDA（Electronic

3、 Design Automation）或者原理图完成一个课题的设 计，并达到相应的功能要求。 前言前言 伴随着社会的发展以及人类生活水平的提高,汽车的数量在不断增加，交通 事业得以蓬勃发展，而随之引起的安全问题已经不容忽视。EDA 技术的发展和 应用领域也在不断的扩大与深入，机械、电子、通信、航空航天、化工、矿产、 生物、医学、军事等各个领域的重要性日益突出。众所周知，随着生活的进步， 我们身边的交通也日益繁忙，在众多的十字交叉路口，为了确保车辆安全，迅 速地通行，就必须在每个入口设置红绿灯。本系统中设置了红，绿，黄三色共 三种信号灯。红灯亮禁止一切该方向的行人和车辆通行，绿灯亮允许行人和车

4、辆通行，黄灯亮则提示行驶中的车辆注意不要抢道，并让它们有时间停靠到禁 行线之外或者加快通过，同时提醒行人加快行进或者等待下一次绿灯。人行道 灯亮时，允许行人通过。 为了确保十字路口的行人和车辆顺利，畅通的通过，往往采用电子控制的交通 信号来进行指挥。利用 EDA 技术设计交通灯来完成这个需求就显的更加迫切， 同样也是非常的实用和合理。本交通信号灯控制系统以十字路口为例讲述设计 的功能要求和设计的具体过程。 一一 设计内容与目的：设计内容与目的： 1.1 设计内容： 用 EDA 设计一个简单的交通灯控制器，具有如下功能： （1）设计一个交通信号灯控制器，由一条主干道和一条支干道汇合成十字路 口，

5、在每个入口处设置红、绿、黄三色信号灯，红灯亮禁止通行，绿灯亮允许 通行，黄灯亮则给行驶中的车辆有时间停在禁行线外。 （2）用红、绿、黄发光二极管作信号灯，用传感器或逻辑开关作检测车辆是 否到来的信号。 （3）主干道处于常允许通行的状态，支干道有车来时才允许通行。主干道亮 绿灯时，支干道亮红灯；支干道亮绿灯时，主干道亮红灯。 主、支干道均有车时，两者交替允许通行，主干道每次放行 45 秒，支干道每次 放行 25 秒，设立 45 秒、25 秒计时、显示电路。 （4）在每次由绿灯亮到红灯亮的转换过程中，要亮 5 秒黄灯作为过渡，使行 驶中的车辆有时间停到禁行线外，设立 5 秒计时、显示电路。 1.2

6、 设计目的： （1）掌握十字路口交通灯控制的设计原理，并能够运用 VHDL 编程语言编写 出实验程序,进一步对所学的 EDA 知识进行掌握与实际应用。 （2）学会在 MAX+plus 软件环境中仿真，熟悉软件的基本操作和运行环境。 （3）锻炼自己获取信息的能力，以及能够独立自主的思考和解决问题的能力。 二二 方案设计：方案设计： 2.1 设计思路 （1（主、支干道用传感器检测车辆到来情况，实验电路用逻辑开关代替。 （2（45 秒、25 秒、5 秒定时信号可用顺计时，也可用倒计时，计时起始信 号由主控电路给出，定时结束信号也输入到主控电路，由主控电路启、闭三 色信号灯或启动另一计时电路。 （3（

7、主控电路是核心，这是一个时序电路，其输入信号为：车辆检测信号 （A，B） ； 45 秒、25 秒、5 秒定时信号（C，D，E） 。其状态转化图如下 所示： 2.2 设计总体框图： 2.3 状态表 主干道支干道 指示灯亮灯时间指示灯亮灯时间 红灯亮绿灯亮25s 红灯亮 30s 黄灯亮5s 绿灯亮45红灯亮 黄灯亮5s红灯亮 50s 2.4 电路原理图： 2.5 输出显示电路 ： 静态扫描电路。 三三 功能电路的设计功能电路的设计 3.1 细化的设计总体框图 根据设计要求和系统所具有功能，并参考相关的文献资料经行方案设计画 出如下所示的十字路口交通灯控制器系统框图，及为设计的总体方案，框图如 下图

8、 3.1 所示 CLK 交通灯控制及计时模块 扫描显示模块 LED 显示 3.2 灯控制器电路设计 由一条主干道和一条支干道汇合成十字路口，在每个入口处设置红、绿、 黄、左拐允许四盏信号灯，红灯亮禁止通行，绿灯亮允许通行，黄灯亮则给行 驶中的车辆有时间停在禁行线外，左拐灯亮允许车辆向左拐弯。信号灯变换次 序为：主支干道交替允许通行，主干道每次放行 40S，亮 5S 红灯让行驶中的车 辆有时间停到禁行线外，左拐放行 15 秒，亮 5S 红灯；支干道放行 30S，亮 5S 黄灯，左拐放行 15 秒，亮 5S 红灯，其中主支干道的红黄绿灯表示如 MR、MY、MG、BR、BY、BG。 程序如下： LI

9、BRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY JTDKZ IS PORT(CLK,SM,SB:IN STD_LOGIC; MR,MY,MG,BR,BY,BG:OUT STD_LOGIC); END ENTITY JTDKZ; ARCHITECTURE ART OF JTDKZ IS TYPE STATE_TYPE IS(A,B,C,D); SIGNAL STATE:STATE_TYPE; BEGIN CNT:PROCESS(CLK)IS VARIABLE S:INTEGER RANGE 0 TO 45; VARIABLE CLR,EN:BIT;

10、 BEGIN IF(CLKEVENT AND CLK=1) THEN IF CLR=0THEN S:=0; ELSIF EN=0THEN S:=S; ELSE S:=S+1; END IF; CASE STATE IS WHEN A=MR=0;MY=0;MG=1; BR=1;BY=0;BG=0; IF(SB AND SM)=1THEN IF S=45 THEN STATE=B;CLR:=0;EN:=0; ELSE STATE=A;CLR:=1;EN:=1; END IF; ELSIF(SB AND (NOT SM)=1THEN STATE=B;CLR:=0;EN:=0; ELSE STATEM

11、R=0;MY=1;MG=0; BR=1;BY=0;BG=0; IF S=5 THEN STATE=C;CLR:=0;EN:=0; ELSE STATEMR=1;MY=0;MG=0; BR=0;BY=0;BG=1; IF(SM AND SB)=1THEN IF S=25 THEN STATE=D;CLR:=0;EN:=0; ELSE STATE=C;CLR:=1;EN:=1; END IF; ELSIF SB=0THEN STATE=D;CLR:=0;EN:=0; ELSE STATEMR=1;MY=0;MG=0; BR=0;BY=1;BG=0; IF S=5 THEN STATE=A;CLR:

12、=0;EN:=0; ELSE STATE=D;CLR:=1;EN:=1; END IF; END CASE; END IF; END PROCESS CNT; END ARCHITECTURE ART; 3.3 计数器的设计 根据路上状况，设计各个显示计时部分，包括 45s、25s 和 5s，各部分采用 顺时计数方法。各模块如下： 程序如下： -CNT45S.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT45S IS PORT (SB,CLK,EN45:IN S

13、TD_LOGIC; DOUT45M,DOUT45B:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END ENTITY CNT45S; ARCHITECTURE ART OF CNT45S IS SIGNAL CNT6B:STD_LOGIC_VECTOR(5 DOWNTO 0); BEGIN PROCESS(SB,CLK,EN45) IS BEGIN IF SB=0 THEN CNT6B=CNT6B-CNT6B-1; ELSIF(CLKEVENT AND CLK=1)THEN IF EN45=1 THEN CNT6B=CNT6B+1; ELSIF EN45=0 THEN

14、CNT6BDOUT45M=01000101;DOUT45BDOUT45M=01000100;DOUT45BDOUT45M=01000011;DOUT45BDOUT45M=01000010;DOUT45BDOUT45M=01000001;DOUT45BDOUT45M=01000000;DOUT45BDOUT45M=00111001;DOUT45BDOUT45M=00111000;DOUT45BDOUT45M=00110111;DOUT45BDOUT45M=00110110;DOUT45BDOUT45M=00110101;DOUT45BDOUT45M=00110100;DOUT45BDOUT45M

15、=00110011;DOUT45BDOUT45M=00110010;DOUT45BDOUT45M=00110001;DOUT45BDOUT45M=00110000;DOUT45BDOUT45M=00101001;DOUT45BDOUT45M=00101000;DOUT45BDOUT45M=00100111;DOUT45BDOUT45M=00100110;DOUT45BDOUT45M=00100101;DOUT45BDOUT45M=00100100;DOUT45BDOUT45M=00100011;DOUT45BDOUT45M=00100010;DOUT45BDOUT45M=00100001;DO

16、UT45BDOUT45M=00100000;DOUT45BDOUT45M=00011001;DOUT45BDOUT45M=00011000;DOUT45BDOUT45M=00010111;DOUT45BDOUT45M=00010110;DOUT45BDOUT45M=00010101;DOUT45BDOUT45M=00010100;DOUT45BDOUT45M=00010011;DOUT45BDOUT45M=00010010;DOUT45BDOUT45M=00010001;DOUT45BDOUT45M=00010000;DOUT45BDOUT45M=00001001;DOUT45BDOUT45M

17、=00001000;DOUT45BDOUT45M=00000111;DOUT45BDOUT45M=00000110;DOUT45BDOUT45M=00000101;DOUT45BDOUT45M=00000100;DOUT45BDOUT45M=00000011;DOUT45BDOUT45M=00000010;DOUT45BDOUT45M=00000001;DOUT45BDOUT45M=00000000;DOUT45B=00000000; END CASE; END PROCESS; END ARCHITECTURE ART; -CNT25S.VHD LIBRARY IEEE; USE IEEE.

18、STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT25S IS PORT(SB,SM,CLK,EN25:IN STD_LOGIC; DOUT25M,DOUT25B:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END ENTITY ; ARCHITECTURE ART OF CNT25S IS SIGNAL CNT5B:STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN PROCESS (SB,SM,CLK,EN25) IS BEGIN IF SB=0 OR SM=0THEN

19、CNT5B=CNT5B-CNT5B-1; ELSIF(CLKEVENT AND CLK=1)THEN IF EN25=1THEN CNT5B=CNT5B+1; ELSIF EN25=0THEN CNT5BDOUT25B=00100101;DOUT25MDOUT25B=00100100;DOUT25MDOUT25B=00100011;DOUT25MDOUT25B=00100010;DOUT25MDOUT25B=00100001;DOUT25MDOUT25B=00100000;DOUT25MDOUT25B=00011001;DOUT25MDOUT25B=00011000;DOUT25MDOUT25

20、B=00010111;DOUT25MDOUT25B=00010110;DOUT25MDOUT25B=00010101;DOUT25MDOUT25B=00010100;DOUT25MDOUT25B=00010011;DOUT25MDOUT25B=00010010;DOUT25MDOUT25B=00010001;DOUT25MDOUT25B=00010000;DOUT25MDOUT25B=00001001;DOUT25MDOUT25B=00001001;DOUT25MDOUT25B=00001000;DOUT25MDOUT25B=00000110;DOUT25MDOUT25B=00000101;D

21、OUT25MDOUT25B=00000100;DOUT25MDOUT25B=00000011;DOUT25MDOUT25B=00000010;DOUT25MDOUT25B=00000001;DOUT25MDOUT25B=00000000;DOUT25M=00000000; END CASE; END PROCESS; END ARCHITECTURE ART; -CNT05S.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT05S IS PORT (CLK,EN0

22、5M,EN05B:IN STD_LOGIC; DOUT5:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END ENTITY CNT05S; ARCHITECTURE ART OF CNT05S IS SIGNAL CNT3B:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN PROCESS(CLK,EN05M,EN05B) IS BEGIN IF(CLKEVENT AND CLK=1)THEN IF EN05M=1 THEN CNT3B=CNT3B+1; ELSIF EN05B=1 THEN CNT3B=CNT3B+1; ELSIF EN05B=0

23、 THEN CNT3BDOUT5DOUT5DOUT5DOUT5DOUT5DOUT5=00000000; END CASE; END PROCESS; END ARCHITECTURE ART; 3.4 显示控制部分设计 根据从 JZKZ 部件中检测到个路况，从而使不同路况显示不同的计数时间， 模块如下： 程序如下： -XSKZ.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY XSKZ IS PORT(EN45,EN25,EN05M,EN05B:IN STD_LOGIC;

24、 AIN45M,AIN45B:IN STD_LOGIC_VECTOR(7 DOWNTO 0); AIN25M,AIN25B,AIN05:IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUTM,DOUTB:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END ENTITY XSKZ; ARCHITECTURE ART OF XSKZ IS BEGIN PROCESS(EN45,EN25,EN05M,EN05B)IS BEGIN IF EN45=1THEN DOUTM=AIN45M(7 DOWNTO 0);DOUTB=AIN45B(7 DOWNTO 0)

25、; ELSIF EN05M=1THEN DOUTM=AIN05(7 DOWNTO 0);DOUTB=AIN05(7 DOWNTO 0); ELSIF EN25=1THEN DOUTM=AIN25M(7 DOWNTO 0);DOUTB=AIN25B(7 DOWNTO 0); ELSIF EN05B=1THEN DOUTM=AIN05(7 DOWNTO 0);DOUTB=AIN05(7 DOWNTO 0); END IF; END PROCESS; END ARCHITECTURE ART; 四四 总体仿真波形总体仿真波形 图 4.1 JTDKZWZB.VHD 的全局仿真结果 图 4.2 JTDK

26、ZWZB.VHD 的局部仿真结果 从图 4.1 和图 4.2 可以看出，本设计符合设计初衷，完成看所要求的设计任务。 五五 设计心得体会设计心得体会 经过为其两周的课程设计，本人受益匪浅。这是我们自己大学三年以来自己第一次动 手设计自己的东西，而不仅仅是停留在理论上。这一次的课程设计让我懂得了理论的指导 意义，同时也深深知道自己实际动手能力的缺乏，深深认识到加强自己的理论指导实践的 能力的紧迫性和重要性。 选了交通灯控制这一小项目，因为它很简单，很容易的就用原理图或者状态机设计完 成。这是我选择它的最重要的原因。但是看是简单的交通灯控制，却让我明白，要想靠自 己成功的完成，还得老老实实的花大力

27、气去做。刚开始，由于MAX+plus 这软件对我 来说完全陌生，不知道怎么操作，我花了几乎三天的时间去熟悉它，但是还是不能很好的 “驾驭”它，而 VHDL 语言虽然简单，可是由于仓促上阵，一时间难以接受。在开始的两 天，完全不知从何下手，我几乎有点想放弃的感觉，尽管之前参加过课程设计的同学都说 很简单，但是我觉得非也。 接下来的几天，实验室，图书馆，旧书店开始出现了忙碌的身影，我拼命的找资料。 有关 EDA 的和电子系统设计的书，我前后下来看了不少于 6 本，研究书中的有关例子， 寻求设计思路和设计方法，方案，同时学习 VHDL 这门硬件描述语言，边学边做，仿佛自 己在做一个惊天动地大项目， “废寝忘食” 。在进行课程设计这两周，是我最忙的两周，每 天晚上几乎都到奋战到 10 点才回去，很冷，但是我还是坚持下来了，尽管后面的项目做得 不是很成功，但是我觉得我还是收获了不少，至起码我懂得了