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文档简介

1、本科实验报告课程名称： EDA技术与FPGA应用设计 实验项目： 4位二进制加法计数器 实验地点： 跨 越 机 房 专业班级： 学号： 学生姓名： 指导教师： 2012年 6 月 20 日一、实验目的：1学习时序电路的VHDL描述方法。2掌握时序进程中同步、异步控制信号的设计。3熟悉EDA的仿真分析和硬件测试技术。 二、实验原理：设计一个含计数使能、异步复位和并行预置功能的4位加法计数器，RST是异步复位信号，高电平有效；CLK是时钟信号；当使能信号ENA为“1”时，加法计数，COUT为计数进位输出，OUTY为计数输出。三、实验内容：1编写4位二进制加法计数器的VHDL程序。2在ispDesi

2、gnEXPERT System上对编码器进行仿真。3将输入引脚连接到拨码开关，时钟输入锁定到相应频率的时钟信号，输出连接到发光二极管，下载后在实验板上验证其功能，记录实验结果。四、实验程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALLUSE IEEE.STD_LOGIC_UNSIGNED.ALLENTITY CNT4B ISPORT(CLK:IN STD_LOGIC； RST:IN STG_LOGIC; ENA:IN STD_LOGIC; OUTY:OUT STD_LODGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC )

3、; END CNT4B; ARCHITECTURE BEHAV OF CNT4B ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN P_REG: PROCESS(CLK,RST,ENA) BEGIN IF RST=1THEN CQI=”0000”; ELSIF CLKEVENT AND CLK=1THEN IF ENA= 1THEN CQI=CQI+1; ENG IF; END IF; OUTY = CQI; END PROCESS P_REG; COUT= CQI(0) AND CQI(1) AND CQI(2) AND CQI(3);END BEHAV;五、仿真结果： 1.时序图：2.功能图：六、心得体会：通过本实验，让我对VHDL编程有了一定的了解和认识，让我初步学习了VH

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