单片机设计案例——跑表.ppt

1、1,第5章 基于FPGA数字跑表设计,5.1 原理与方案 5.2 单元电路设计 5.3 系统电路设计,2,5.1 跑表原理与方案,任务要求 工作原理 设计方案,3,任务要求,1、跑表精度为0.01秒 2、跑表计时范围为：1小时 3、设置开始计时/停止计时、复位两个按钮 4、显示工作方式： 用八位数码管显示读数。显示格式：,4,系统组成分析,5,设计方框图,6,5.2 单元模块电路设计,分频器 使能控制器 计数器 显示控制器,7,分频器,功能： （1）产生秒计时100HZ信号； （2）产生扫描KHZ信号 注：输入为48MHZ信号,模块符号：,8,分频器原理(M分频）,TOUT=MTIN,FOUT

2、FINM,9,分频器方法1 (M分频）,计输入时钟脉冲M个，判分频输出信号，在M个脉冲内，一部分为高电平，另外一部分为低电平。,FIN,FOUT,0到N个脉冲,第M-N个脉冲,10,方法1： 举例：【-q 为1M累加信号, N为1-M间的一个累加值】 if finevent and fin=1 then if q=M then q=1; else q=q+1; end if; end if; if qN then fout=1; else fout=0; end if;,分频器方法1 (M分频）,11,当M分频为偶数时，计输入时钟脉冲M/2 个，当从1计到M/2个脉冲时，输出分频状态取反。,分

3、频器方法2 (M分频）,12,方法2： 举例： 【-q 为中间信号】 if finevent and fin=1 then if q=M/2 then q=1; f_out= not f_out; else q=q+1; end if; end if; fout=f_out ;,分频器方法2(M分频）,13,对输入信号计M个脉冲，取累加信号Q对应二进制码的最高位作为输出分频（第N-1位，其中N=LOG2M )。,N=LOG2M,分频器方法3 (M分频）,14,方法3： 原理举例说明（6分频器）,分频器方法3(M分频）,15,方法3： 举例： if finevent and fin=1 then

4、 if q:=M then q:=1; else q:=q+1; end if; end if; P=CONV_STD_LOGIC_VECTOR(q,N); FOUT=P(N-1);,分频器方法3(M分频）,16,分频器参考程序,library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity fdiv is Port ( clkin : in std_logic; clkout1k : out std_logic; clkout100

5、 : out std_logic); end fdiv; architecture structure of fdiv is signal clk_1k:std_logic:=0; begin,17,分频器参考程序,t1:process(clkin) variable q : integer range 1 to 24000:=1; begin if clkinevent and clkin=1 then if q=24000 then q:=1; clk_1k= not clk_1k; else q:=q+1; end if; end if; end process;,18,t2: proc

6、ess(clk_1k) variable q: std_logic_vector(3 downto 0); begin if clk_1kevent and clk_1k=1 then if q=9 then q:=0000; else q:=q+1; end if; end if; clkout100=q(3); end process; clkout1k=clk_1k; end structure;,分频器参考程序（续）,19,使能控制器,功能： 将单稳态的开始/停止按钮，转换成开始、停止两个稳定的状态控制信号。 作为计数器的使能控制。,模块符号：,20,使能控制参考程序,library

7、IEEE; use IEEE.STD_LOGIC_1164.ALL; entity en is port (s: in std_logic; e: out std_logic); end en; architecture Behavioral of en is signal e1: std_logic:=0; begin process(s) begin if sevent and s=1 then e1=not e1; end if; end process; e=e1; end Behavioral;,21,计数器,功能： 完成1小时的循环计数。具有使能、停止和复位功能 输入为100HZ基

8、准信号，由6个单级计数器组成。,模块符号：,单级计数器,6个计数器级联,22,模10计数器参考程序,library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity cnt10 is port (clk : in std_logic; en,rst : in std_logic; carry_out : out std_logic; count_out : out std_logic_vector(3 downto 0); end cn

9、t10; architecture Behavioral of cnt10 is signal count: std_logic_vector(3 downto 0):=0000; begin,23,模10计数器参考程序（续）,process(en,rst,clk) begin if rst=0 then count = 0000; carry_out = 0; elsif clkevent and clk= 1 then if en=1 then if count=1001 then count = 0000;carry_out = 1; else count = count+1;carry

10、_out = 0; end if; end if; end if; end process; count_out=count; end Behavioral;,24,模6计数器参考程序,library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity cnt6 is port (clk : in std_logic; en,rst : in std_logic; carry_out : out std_logic; count_out

11、: out std_logic_vector(3 downto 0); end cnt6; architecture Behavioral of cnt6 is signal count: std_logic_vector(3 downto 0):=0000; begin,25,模6计数器参考程序 （续）,process(en,rst,clk) begin if rst=0 then count = 0000; carry_out = 0; elsif clkevent and clk= 1 then if en=1 then if count =0101 then count = 0000;

12、carry_out = 1; else count = count+1;carry_out = 0; end if; end if; end if; end process; count_out=count; end Behavioral;,26,6计数器接连顶层参考程序,library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter6 is port (Csignal:in std_logic; en,rst:in

13、std_logic; result1:out std_logic_vector(3 downto 0); result2:out std_logic_vector(3 downto 0); result3:out std_logic_vector(3 downto 0); result4:out std_logic_vector(3 downto 0); result5:out std_logic_vector(3 downto 0); result6:out std_logic_vector(3 downto 0); end counter6;,27,6计数器接连顶层参考程序（续）,arch

14、itecture structure of counter6 is component cnt10 port( clk : IN std_logic; en : IN std_logic; rst : IN std_logic; carry_out : OUT std_logic; count_out : OUT std_logic_vector(3 downto 0); end component; component cnt6 port( clk : IN std_logic; en : IN std_logic; rst : IN std_logic; carry_out : OUT s

15、td_logic; count_out : OUT std_logic_vector(3 downto 0); end component; signalcarry1,carry2,carry3,carry4,carry5,carry6: std_logic;,28,6计数器接连顶层参考程序（续）,begin U1 : cnt10 PORT MAP( clk =Csignal , rst =rst ,en =en , carry_out =carry1 ,count_out =result1 ); U2 : cnt10 PORT MAP( clk =carry1 ,rst =rst ,en =

16、en , carry_out =carry2 ,count_out =result2 ); U3 : cnt10 PORT MAP( clk =carry2 , rst =rst , en =en , carry_out =carry3 , count_out =result3 );,29,6计数器接连顶层参考程序（续）,begin U4 : cnt10 PORT MAP( clk = carry3 , rst =rst ,en =en , carry_out =carry4 ,count_out =result4 ); U5 : cnt10 PORT MAP( clk =carry4 ,rs

17、t =rst ,en =en , carry_out =carry5 ,count_out =result5 ); U6 : cnt10 PORT MAP( clk =carry5 , rst =rst , en =en , carry_out =carry6 , count_out =result6 ); end structure;,30,6计数器顶层原理图,31,显示控制器,功能： 将1小时6位十进制计数数据分时分配到对应的数码管上显示。并选通对应的数码管。,模块符号：,32,采用动态扫描的显示方式,显示控制器,33,显示控制器内部原理,由模8计数器、多路选择器和七段译码器组成,模8 计数器,8选1 选择器,Clk,sel(2:0),data(3:0),七段 译码器,LED(6:0),6组计数数据,34,显示控制器参考程序,35,显示控制器参考程序(续）,扫描进程,36,显示控制器参考程序 （续）,数据分配进程,37,显示控制器参考程序 （续）,数码管共阳,七段译码进程,38,5.3 顶层系统电路设计,顶层模型：,39,系统顶层原理图：,40,管脚分配表：,41,管脚